некуцй 0 29 декабря, 2012 Опубликовано 29 декабря, 2012 (изменено) · Жалоба Доброго времени суток! Пытаюсь реализовать декодер манчестерского кода. Причем очень специфичные требования. Цель - фронты входного сигнала должны быть переданы максимально детерминированными задержками, как понимаю с минимальным джиттером (передача irig-b сигнала синхронизации) наихудший показатель 100ns. Как понимаю, чтоб выполнить эти условия тактовая частота при кодировании декодировании должна быть не меньше 10Mhz. Как подобная задача вообще решается? Насколько я понял на приемной стороне нужен PLL , из которого я получу такотовую частоту ну и потом через XOR получу нужный мне результат. Какова будет помехоустойчивость? Каким образом защищаться от коротких ложных импульсов? Как можно догадаться из задаваемых вопросов, опыта работы с PLL я не имел и соотвественно вопрос на какие-нибудь примеры из элементной базы. Нашел CY23EP05, CY2305, но не знаю, то ли это, что мне нужно. Может для этого есть готовые решения? , цель стоит перегнать irig-b сигнал по оптике через трансиверы формата 1x9 которые не работают на низких частотах (100Hz по факту у irig-B ). Что то вроде сетевых чипов ip113a но с возможностью передавать "чистые" данные. Изменено 29 декабря, 2012 пользователем некуцй Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 29 декабря, 2012 Опубликовано 29 декабря, 2012 · Жалоба Доброго времени суток! Пытаюсь реализовать декодер манчестерского кода. Если не хотите головной боли, то делайте декодер так: входной сигнал задерживайте на 1/3 такта и на 2/3 такта И RS триггер потом берется "И" по 1, и если получается 1, то - активный сигнал подается на S вход, берется "И" по 0, и если получается 0, то - активный сигнал подается на R вход, Правда данные восстанавливаются не на середине интервала а на 2/3, но зато все проблемы с фронтами исчезают... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
некуцй 0 29 декабря, 2012 Опубликовано 29 декабря, 2012 (изменено) · Жалоба Если не хотите головной боли, то делайте декодер так: входной сигнал задерживайте на 1/3 такта и на 2/3 такта И RS триггер потом берется "И" по 1, и если получается 1, то - активный сигнал подается на S вход, берется "И" по 0, и если получается 0, то - активный сигнал подается на R вход, Правда данные восстанавливаются не на середине интервала а на 2/3, но зато все проблемы с фронтами исчезают... кажется я уже встречал такую схему http://www.electronics-circuits.net/manche...oder-vt162.html правда чуть другая логика и периоды Меня смушает, чем задерживать сигнал на таких временных интервалах (100 - 50 ns) ? одновибраторов таких вроде бы нет Тупо логический элемент и емкость вроде как очень не точное решение, погрешности номинала емкости и активных уровней на входах элементов и тп. http://www.maximintegrated.com/datasheet/i...qHw%26cad%3Drjt вроде нашел готовое решение, в продаже есть на 100ns как раз будем пробовать Изменено 29 декабря, 2012 пользователем некуцй Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 16 29 декабря, 2012 Опубликовано 29 декабря, 2012 · Жалоба Manchester Decoder in 3 CLBs. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
некуцй 0 29 декабря, 2012 Опубликовано 29 декабря, 2012 (изменено) · Жалоба Manchester Decoder in 3 CLBs. The decoder clock can be asynchronous to the incoming data, but must be faster than five times the incoming bit rate (in order to detect the next bit transition), and slower than 12 times the incoming bit rate (in order to suppress the between-bit transition). The nominal decode clock frequency should, therefore, be eight times the incoming data rate. Вариант интересный но клок должен быть 200MHz или более а это мне кажется уже слишком. Изменено 29 декабря, 2012 пользователем некуцй Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Doka 1 22 декабря, 2015 Опубликовано 22 декабря, 2015 · Жалоба кажется я уже встречал такую схему http://www.electronics-circuits.net/manche...oder-vt162.html правда чуть другая логика и периоды Меня смушает, чем задерживать сигнал на таких временных интервалах (100 - 50 ns) ? одновибраторов таких вроде бы нет увы, ссылка недоступна.. ( входной сигнал задерживайте на 1/3 такта и на 2/3 такта И RS триггер потом берется "И" по 1, и если получается 1, то - активный сигнал подается на S вход, берется "И" по 0, и если получается 0, то - активный сигнал подается на R вход, Правда данные восстанавливаются не на середине интервала а на 2/3, но зато все проблемы с фронтами исчезают... а можно это как-то схематично изобразить?.. или на HDL? так сходу не очень могу понять как эта схема проблемы с ложными фронтами убирает. ЗЫЖ и я так понимаю этот декодер работает на частоте 6х от частоты потока? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться