[Koluchiy 0]

Здравствуйте, уважаемые гуру.

 

Имеем тестбенч для проекта, содержащего контроллер DDR3, а также модель этой самой памяти DDR3.

Ну, вроде работает.

 

Надо в двунаправленные сигналы данных запустить помех, т.е. в моменты времени, выбранные по некоему алгоритму,

который я буду брать с потолка или еще откуда, исказить эти самые двунаправленные сигналы.

 

Как искажать однонаправленные сигналы, понятно - сделал XOR с сигналом ошибки, и всё.

Как искажать двунаправленные?

 

Есть ли для этого какие функции в Verilog или Modelsim/Questa?

 

Всем заранее спасибо за ответы.

[TRILLER 0]

Здравствуйте.

Посмотрите, как реализован элемент WireDelay в модели для MIGа DDR3. Скорее всего, его можно как-нибудь синхронизировать с клоком и добавить помеху.

[des00 25]

force/release