[dlsh 1]

Есть необходимость моделировать блоки написанные на разных языках.

Как это можно сделать? В нете как то упоминалось что можно некотрые блоки скомпилировать в библиотеки но как это сделать так и не понял.

А сейчас это очень нужно.

[svedach 0]

Блоки на языках Verilog и VHDL моделируются непосредственно на основании исходников, ничего делать не надо.

[aat_81 0]

Если Вам требуется одновременное моделирование блоков написанных на разных(VHDL, Verilog) языках, то у Вас должна быть соответствующая лицензия к ModelSim.

[dlsh 1]

Если Вам требуется одновременное моделирование блоков написанных на разных(VHDL, Verilog) языках, то у Вас должна быть соответствующая лицензия к ModelSim.

Видно этой лицензии и не хватает... Не можите поделиться вашей, если она у вас есть?

Порылся в закромах, сделал лицензию, но моделсим ае продолжает упорно говорить что не лицензии для моделирования схем на разных языках.

[kww0552 0]

Для моделирования на разных языках надо использовать Modelsim SE, а не Modelsim-Altera. В сети найдите файл MentorGraphics_GLOBAL License Generator.rar

и им сгенерируйте лицензию на своем компе. Удачи.

 

[sazh 3]

лицензии для моделирования схем на разных языках.

 

gate level simulation должен поддерживать. Именно временное моделирование было по умолчанию во всех квартусах со встроенным симлятором. Да и проекты на АльтераHDL в моделсиме теперь просматривают как то.