Jump to content

    
Sign in to follow this  
alexPec

Не симулируется altdq

Recommended Posts

Всем добрый день.

 

Наткнулся на такое: есть проект, компилирую с нуля, запускаю EDA gate level simulation - все ровно, рисует как надо. Добавляю компонент altdq (параметры на рисунках), до этого в проекте такого компонента не было. Запускаю тот же EDA gate level simulation - пишет следующее (вытащил кусок лога):

Loading work.fourier_tbbb
# Loading work.soft_ldpc_st2
# Loading cycloneiii_ver.cycloneiii_pll
# Loading cycloneiii_ver.cycloneiii_m_cntr
# Loading cycloneiii_ver.cycloneiii_n_cntr
# Loading cycloneiii_ver.cycloneiii_scale_cntr
# Loading altera_ver.dffeas
# Loading cycloneiii_ver.cycloneiii_lcell_comb
# Loading cycloneiii_ver.cycloneiii_clkctrl
# Loading cycloneiii_ver.cycloneiii_mux41
# Loading cycloneiii_ver.cycloneiii_ena_reg
# Loading cycloneiii_ver.cycloneiii_io_obuf
# Loading cycloneiii_ver.cycloneiii_io_ibuf
# Loading cycloneiii_ver.cycloneiii_ram_block
# Loading cycloneiii_ver.cycloneiii_ram_register
# Loading cycloneiii_ver.cycloneiii_ram_pulse_generator
# Loading cycloneiii_ver.cycloneiii_ddio_out
# Loading cycloneiii_ver.cycloneiii_latch
# Loading cycloneiii_ver.cycloneiii_mux21
# SDF 6.5b Compiler 2009.10 Oct  1 2009
# 
# Loading instances from test3c40_8_1200mv_85c_v_slow.sdo
# Loading altera_ver.PRIM_GDFF_LOW
# Loading timing data from test3c40_8_1200mv_85c_v_slow.sdo
# ** Warning: (vsim-WLF-5000) WLF file currently in use: vsim.wlf
#           File in use by: Пользователь  Hostname: ALEXPC  ProcessID: 4936
#           Attempting to use alternate WLF file "./wlftnniha9".
# ** Warning: (vsim-WLF-5001) Could not open WLF file: vsim.wlf
#           Using alternate file: ./wlftnniha9
# ** Error: (vsim-SDF-3261) test3c40_8_1200mv_85c_v_slow.sdo(23033): Failed to find matching specify module path.
# ** Error: (vsim-SDF-3262) test3c40_8_1200mv_85c_v_slow.sdo(23037): Failed to find matching specify timing constraint.
# ** Fatal: (vsim-SDF-3444) Failed to annotate from SDF file "test3c40_8_1200mv_85c_v_slow.sdo".
#    Time: 0 ps  Iteration: 0  Instance: /fourier_tbbb File: D:/altera_proj/softldpc_st2/3c40_admtv803/simulation/modelsim/softldpc_tb_st2.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design 
#        Pausing macro execution 
# MACRO ./test3c40_run_msim_gate_verilog.do PAUSED at line 12

 

Убираю поставленный компонент altdq, больше ничего не меняю - и опять все нормально симулируется.

Делаю вывод: не хочет моделсим симулировать altdq. При этом в логе есть такая строчка: "Loading cycloneiii_ver.cycloneiii_ddio_out"

Компиляция в обоих случаях проходит нормально, без каких-то ворнингов и даже намеков в сторону симуляции.

 

Как его заставить, кто-то сталкивался?

Квартус 9.1 sp2, modelsim altera 6.5b. До сих пор проблем ни с квартусом, ни с моделсимом не было...

post-15968-1335723004_thumb.jpg

post-15968-1335723008_thumb.jpg

Share this post


Link to post
Share on other sites
Коллеги, хоть напишите, что, мол, делали так, работает... Непонятно то ли софт у меня глючный - переставить, то ли еще что...

Простите - вопрос - а Вы после добавления компонента (altdq) полность проводили компиляцию?? Имею ввиду - до конца, до получения файлов прошивки?? Или только синтез??

Дело в том, что я вижу в приведенных Вами логах только то, что этого самого компонента нет в файлах реальных задержек (.vo или .sdo)........

Можете провести эксперимент - отключите эти самые реальные задержки и посмотрите, симулируется или нет.

Share this post


Link to post
Share on other sites
Простите - вопрос - а Вы после добавления компонента (altdq) полность проводили компиляцию?? Имею ввиду - до конца, до получения файлов прошивки?? Или только синтез??

Дело в том, что я вижу в приведенных Вами логах только то, что этого самого компонента нет в файлах реальных задержек (.vo или .sdo)........

Можете провести эксперимент - отключите эти самые реальные задержки и посмотрите, симулируется или нет.

 

Конечно полностью, причем файл test3c40_8_1200mv_85c_v_slow.sdo реально есть, только вот похоже он из модулей внутри состоит, и модуля для altdq нет...

В RTL не симулирует, проект в графике, а ему (моделсиму) как я понимаю, надо HDL.

Share this post


Link to post
Share on other sites
Конечно полностью, причем файл test3c40_8_1200mv_85c_v_slow.sdo реально есть, только вот похоже он из модулей внутри состоит, и модуля для altdq нет...

В RTL не симулирует, проект в графике, а ему (моделсиму) как я понимаю, надо HDL.

Именно!!

Перейдите в языковое описание проекта - и усё должно пойти..... (Что - само - не гарантирую....). И ещё - Ква иногда выбрасывает "ненужные" модули.... С Моделсимом хорошо отлаживать написанные проекты - их только синтезируют (или вообще - доверяют Моделсиму и полностью создают/работают в его среде) и лишь потом - в "железо", т.е Ква, и т.д......

Share this post


Link to post
Share on other sites
Именно!!

Перейдите в языковое описание проекта - и усё должно пойти..... (Что - само - не гарантирую....). И ещё - Ква иногда выбрасывает "ненужные" модули.... С Моделсимом хорошо отлаживать написанные проекты - их только синтезируют (или вообще - доверяют Моделсиму и полностью создают/работают в его среде) и лишь потом - в "железо", т.е Ква, и т.д......

 

Вряд ли в этом (в языке описания) дело. Появилась идея: если кому не лень, проверьте на квартусе выше чем 9.1. Во вложении готовый проект, там настроена сессия симуляции в моделсиме, тестбенч файл, .do файл. Поставил только вход, выход и altdq. Ситуация та же. С altdq - ругается, убираем altdq, соединяем вход с выходом - и все ок, все симулируется.

 

Кстати, в 9.1 тоже бы проверить не мешало, может у меня квартус или моделсим глючный...

test_altdq.rar

Share this post


Link to post
Share on other sites
Вряд ли в этом (в языке описания) дело. Появилась идея: если кому не лень, проверьте на квартусе выше чем 9.1. Во вложении готовый проект, там настроена сессия симуляции в моделсиме, тестбенч файл, .do файл. Поставил только вход, выход и altdq. Ситуация та же. С altdq - ругается, убираем altdq, соединяем вход с выходом - и все ок, все симулируется.

 

Кстати, в 9.1 тоже бы проверить не мешало, может у меня квартус или моделсим глючный...

 

Просимулировал в квартус-симуляторе - все норамально, все задержки появляются, прямоугольники на выходе есть. Сделал экспорт в тестбенч файл vhdl (думал верилог не нравится моделсиму) из вейформэдитора, запустил симуляцию в моделсиме, появилась другая ошибка:

 

# ** Error: (vsim-SDF-3240) altdqtest_8_1200mv_85c_vhd_slow.sdo(73): Instance '/altdqtest_vhd_vec_tst/i1/\inst|altdq0_dq_plj_component|ddio_outa[0]\/ddioreg_hi' does not have a generic named 'tpd_ena_q_negedge'.

# ** Error: (vsim-SDF-3240) altdqtest_8_1200mv_85c_vhd_slow.sdo(77): Instance '/altdqtest_vhd_vec_tst/i1/\inst|altdq0_dq_plj_component|ddio_outa[0]\/ddioreg_hi' does not have a generic named 'tsetup_d_ena_noedge_negedge'.

 

Видно что тоже беда с компонентом altdq, но ошибка другая по сравнению с верилоговым тестом.

 

Ну неужто не было ни у кого такого? Остается только духов вызывать, ну и бубен, костер, все как полагается...

Share this post


Link to post
Share on other sites

На всякий случай, может кому полезно будет.

 

Запускаю тот же проект в Q11.1 в связке с Modelsim ASE 10.0C - все отлично симулируется, без ошибок. Похоже перебираться на 11.1 придется...

 

А в закромах есть лекарство для моделсим альтера эдишн 10.0с (не стартер)? Чего-то не нашел... Если у кого есть, можете на мейл скинуть alex@udsu.ru?

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this