EvilWrecker

Вы знаете, читая строчки вроде этой: а также припоминая ваши ответы из других тем, должен таки согласиться с вами в том, что ответ на свой собственный вопрос мне самому все же известен и вполне себе давно :biggrin: Что же касается другой части, а именно: Просветительской деятельностью к сожалению не занимаюсь, для меня электроникс является по большей части смесью пикабу с уродру- уж такие темы с таким контентом и подавно :laughing:

Меня конечно веселят ваши уходы от прямого ответа :biggrin:(в частности от вопроса касаемо происхождения TL в 40 и 60 Ом), однако тут нельзя не отметить что эта картинка слева идеалом ни разу не является :laughing:

"Идеально"- это как на вашей прошлой картинке? Лучше чем 50 и 50? :biggrin:

Модель линии покажите заодно- при таких искажениях ясно что как минимум импедансы TL заметно отличаются от того что заложено в контроллер :biggrin: :biggrin: Четверть метра для одной планки это конечно вершина симуляции, можно whitepaper сразу писать :biggrin:

Максимумы и минимумы так и должны быть, главное чтобы все укладывалось в рамки :laughing:

Ну хоть кто-то это сказал наконец :biggrin: -дык, у хилых есть отдельные пункты на эту тему(1,2) а также строчки в документах Т.е. раз за разом тема возвращается к кривости сетапа :laughing: А больше и неоткуда взять эти данные :laughing: - ну только если не запустить экстракцию параметров из всей конструкции(die+package) в HFSS и оттуда уже получать информацию, но этот способ очевидно не подойдет. Еще пару слов за сетап: представляется мягко говоря логичным прогнать сначала модель при идеальном интерконнекте, вестимо чтобы оценить не только ее корректность, но и работоспособность как таковую- на том же форуме хилых есть темы от людей у которых модели не взлетели. Далее, как только понятно что все ок, уже можно искать "пределы работоспособности", уродовать связи, играть с таймингами и пр.- тут же столько возни, а все напрасно, потому как с самого начала все сделано через задницу :biggrin:

Мне это известно :biggrin: - я просто хочу понять откуда он появился в дизайне с одной микросхемой ддр3. И зачем здесь ронять фронт? Такие же вопросы и про TL 65 и 40 Ом соответственно(откуда они взялись)- на вашей последней картинке звон виден отчетливо :laughing: В теме возникло уже несколько моделей линии и все они имеют мало общего с оригинальной платой- еще и внезапно на джиттер переключились: на ваших картинках он и в самом деле сильно оптимистичный :biggrin:

Вы показываете total jitter, но это все можно увидеть и при "полном" сигнале- не нужно обрезать картинку, т.е покажите так чтобы был виден marginal jitter и Vpeak-peak. И к слову, откуда взялся в модели Ccomp, причем в таком размещении как у вас?

Для большей читаемости можно показать то же самое, но не используя один и тот же цвет для разных результатов? Здесь конечно сразу будут вопросы о том как вы задали джиттер(как мне помнится в гиперлинксе их несколько типов с настройкой магнитуды и пр), но вы можете показать весь сигнал? Не буду скрывать, хочу в том числе посмотреть что будет с искажением :laughing: Ну и раз стали использовать 40Ом, то очевидно имеет смысл прогнать отдельно такой вариант с измененными значениями терминирующих резисторов.

Благодарю- а если TL c 65 ОМ поменять на 50(плюс минус 3 Ом)? :laughing:

Именно об этом я и написал пару постов назад :laughing: К вашей картинке по правде говоря тоже вопросы есть :biggrin: - но скажите, можете ли показать то же самое но с TL 50 Ом(плюс минус 2-3Ом) на основном пути клока? Причем так чтобы было видно целый период.

Ну это наверное близко к очевидному :laughing: - если при таком сетапе уже всплывают проблемы(включая искажение сигнала) значит с сетапом что-то не так. Модель контроллера быть может "не очень"? :biggrin:

По правде говоря учитывая все ваши промахи до этого видится затруднительным верить результатам моделирования под вашим авторством- есть стойкое мнение что вы это делаете не лучше чем разводите :laughing: С "моделью" ситуация аналогичная. К слову еще раз про терминацию- хилые тоже недалеко ушли от стандартного пути :biggrin: Но вот что интересно стало-насколько понять, у вас ниже артикса 2 микрульки ддр3: они же на разные контроллеры заведены? Ну так, на всякий :biggrin: И что вы хотите этим сказать? В документе даны диапазоны, а у вас конкретные фиксированные числа- вот их и назовите.

Есть неплохие презентации(1,2), в которой перечислены причины возникновения CM noise в диффпаре(для тех кто не знает :laughing: )- так вот суть в том, что если в хайспидах внезапно в диффпаре много CM noise, то это означает что либо это не вполне диффпара, либо она говно :biggrin: Именно.

А что тут неясного? По умолчанию контроллер генерирует условно "нормальный" сигнал, ведь он сам по себе JEDEC- compliant, вы помните? :biggrin: Стало быть, проблема как минимум в интерконнектах- минимум, потому что термалы в reutrn path дают массу неочевидных проблем, и это не касаясь темы PI. Что спрашивали, то и ответили :laughing: Кроме факта того что она никоим образом не связана с платой ТС- никаких :biggrin: Терминация клока сама по себе должна работать без всяких ухищрений в виде дополнительных согласований, все проблемы решаются или в интерконнектах или в настройках контроллера. Ваша модель имеет сугубо умозрительную ценность.

Понятно, спасибо- тогда позвольте уточняющий вопрос: это единственная галка которая управляет механизмом разбивки? О чем речь: соединение TL "бесшовное"в показанном ТС случае, но очевидно что при прямых(а тем более острых) углах, накрутке в антипаде и пр. соединение бесшовным быть не должно- т.е. в лучшем случае само число TL не будет равно числу сегментов трасс. Как происходит разделение? Я понимаю о чем вы говорите :biggrin: Мой посыл заключается в том, что не нужно лечить в одном месте- вот вы пишите: можете гарантировать такой же эффект со стабильным повторением в оригинальной плате ТС- вестимо со всеми озвученными ранее проблемами? Это все хорошо работает, когда в остальных местах "проблем нет" :laughing:. Плюс overshoot у вас также остается(слегка переделанный проект ТС?)

Честно говоря если бы не этот текст я бы сам никогда не понял, что это те самые банки(наверное таки 0204), ну слишком кривой футпринт для них и ущербная разводка: Потому как оно выглядит примерно так: Если это и вправду они(для 0204 это тоже сверхкривой футпринт), то плату можно смело переразводить с нуля в том числе из-за них:biggrin:. Что касается необходимости их применения- здесь все диктуется требованиями к PDN и рабочих частот на плате, однако нужно понимать что при вменяемом проектировании такие банки заменяют несколько обычных и могут занимать меньше места. Но это если их правильно подбирать и правильно разводить :biggrin: - а не как тут. Реверсированые банки по образцу платы ТС так не используют и не разводят- они не проявляют своих свойств при таком подходе.

Про малую пользу при некоторых оговорках можно согласиться, а вот про заливку никак нельзя: ну удалили ее избирательно в конкретном месте- и ладно :biggrin: Однако в других то местах она есть :laughing:, с точно такими же эффектами.

Безусловно- но тут уже надо будет или софт менять и/или использовать сторонний DFx check. Ну только если для орла не придумали что-то типа productivity pack, если такое вообще бывает для него, хотя бы пост-процессом.

Нет, это еще не они :biggrin: Максимум что может быть это претензии производителя по DFM, и то вряд ли- да и не законтролить это в орле насколько мне помнится. Разумеется, но только там где он важен зазор вполне себе :laughing:

. Есть конечно немало вопросов с оглядкой на эту тему, где есть уже ряд ваших рассуждения касаемо разводки и наличия моделей к артиксу, но это пока/уже оставим. Тут все гораздо проще чем кажется- нужно просто начать проектировать и разводить не через задницу, а хотя бы нормально :laughing: Вы можете сколько угодно фантазировать на тему отсутствия влияния термалов в виа в хайспидных дизайнах, но на всякий случай напоминаю что у вас прежде всего кривая, ущербная разводка сигналов. Опять же, насколько можно понять вы не удаляете неиспользуемые пады, стало быть проблема многократного antipad void crossing имеет место быть- это хорошо видно по вашим картинкам. Ну и учитывая кучу изломов, прямых углов, накрутку в антипадах, разный зазор между плечами диффпар при одинаковой их ширине и сильной связи в самой паре и еще кое-чего до кучи как минимум ясно две вещи: - вы "моделируете" что угодно, кроме своего дизайна, т.к. у вас при таких вводных вообще ни разу не uniform transmission line, сетап неверный. - вы упорно игнорируете целостность сигнала в рамках одного набора как такового. Поэтому обсуждать тут особенно нечего потому как в самом худшем и неочевидном случае представляется логичным сперва отлечивать все найденные проблемы какие есть в дизайне, пусть вам и ошибочно кажется что они якобы не относятся к "генеральной линии". Говоря проще, вы кладете болт на свой дизайн а потом втаптываете его в землю :biggrin:

Это которая "export coupled segments"? Я может что-то в ветке пропустил, но у вас совершенно другая модель линии(в частности без виа)- особенно неясно почему нет TL между ддр3 и терминаторами, зато есть в самой терминации. Overshoot/pre-shoot как у ТС у вас нет, параметры TL между контролером и ддр3 разобрать нереально, но похоже что они одинаковые- что моделируется в этом сетапе? :biggrin: Как вы себе это представляете? Нет, речь не об annular ring а о способе подключения виа к полигону- у вас оно не прямое, что глубоко ошибочно :laughing:

Заливайте :laughing:

Вполне нормально :laughing:

Вопрос в точку- а термалы на виа это идиотизм крайней степени. Небось в дизайне самом еще геометрия термалов одинаковая для всех корпусов. Вы наверное меня разыгрываете- в чем проблема сделать маскирование цепи и показать только ее на фоне полигона? Если и так проблема, то покажите хотя бы отдельно терминацию и участки под бга- ну а если и так проблема, то черт с ним, и так понятно все :biggrin: Не за что- но это прямо относится к обсуждаемым цепям. Вы просто путаете понятия судя по всему: конечно хочется выдать комментарий про "монтажный цех", но видите, сдерживаюсь как могу :biggrin: