Alice

Спасибо большое, буду разбираться

Загружается ключ и два 32-битовые блоки информации. Используется режим простой замены. S_block - поблочная замена (я немного переписала ) function S_Block (x: in STD_LOGIC_VECTOR(31 downto 0)) return STD_LOGIC_VECTOR is variable m_bit, z_bit: unsigned(31 downto 0); variable m, z1,z2,z3,z4,z5,z6,z7,z8: STD_LOGIC_VECTOR(3 downto 0); variable z : STD_LOGIC_VECTOR(31 downto 0); begin m_bit:= unsigned(x); m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z1:= S1(m); m_bit:= unsigned(x); m_bit:= m_bit sll 4; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z2:= S2(m); m_bit:=unsigned(x); m_bit:= m_bit sll 8; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z3:= S3(m); m_bit:=unsigned(x); m_bit:= m_bit sll 12; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z4:= S4(m); m_bit:=unsigned(x); m_bit:= m_bit sll 16; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z5:= S5(m); m_bit:=unsigned(x); m_bit:= m_bit sll 20; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z6:= S6(m); m_bit:=unsigned(x); m_bit:= m_bit sll 24; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z7:= S7(m); m_bit:=unsigned(x); m_bit:= m_bit sll 28; m_bit:= m_bit srl 28; m:= std_logic_vector(m_bit); z8:= S8(m); z:=z1&z2&z3&z4&z5&z6&z7&z8; return z; end S_Block;

Доброе время суток! Плз, помогите Неправильно обрабатываются данные в таблице замен (не могу понять почему). Подскажите, плз, что я неправильно делаю/пишу. Просьба сильно не пинать, я не очень давно работаю с VHDL, но очень хочу разобраться . Всем спасибо за любой совет :) . test_1.vhd

в таком виде заработало function Add_Mod_32 (a: in STD_LOGIC_VECTOR (31 downto 0); b: in STD_LOGIC_VECTOR (31 downto 0)) return STD_LOGIC_VECTOR is variable sum: STD_LOGIC_VECTOR (31 downto 0); variable sum_32: unsigned(31 downto 0); begin sum_32:= unsigned(a) + unsigned(B); sum:= std_logic_vector(sum_32); return sum; end Add_Mod_32;

function Add_Mod_32 (a: in STD_LOGIC_VECTOR (31 downto 0); b: in STD_LOGIC_VECTOR (31 downto 0)) return STD_LOGIC_VECTOR is variable sum: STD_LOGIC_VECTOR (31 downto 0); begin sum:= a + b; return sum; end Add_Mod_32; Плз, ногами не пинать

Плз, хочу реализовать алгоритм шифрования RSA аппаратно, но пока смутно представляю как :05: . Буду благодарна любой помощь в этом вопросе :)

Может кто-то реализовывал ГОСТ на VHDL. Я написала проект на VHDL, при создании конфигурации Number of 4 input LUTs: 6,648 out of 4,704 141% (OVERMAPPED) Number of occupied Slices: 4,024 out of 2,352 171% (OVERMAPPED) Total Number 4 input LUTs: 7,632 out of 4,704 162% (OVERMAPPED) Как решить вопрос с перегрузкой? Помогите, плз

Помогите, плз, как или где в WebPACK можно оценить объем занимаемых ресурсов проектом

где можна найти подробную информацию по поводу данного генератора? Благодарна за любую помощь :)

Помогите, в WEBPack ISE наверно есть реализован такой сумматор? Мне нужно просуммировать два числа

Спасибо большое за помощь :)

при проверке синтаксиса на temp := unsigned( A(3) & A(2) & A(1) & A(0) ); выдается ошибка. На temp := unsigned( A(3) ) & unsigned( A(2) ) & unsigned( A(1) ) & unsigned( A(0) ); ошибку программа не выдает. Почему так?

Ув. Oldring, извините, я не правильно написала, выходная переменная variable temp:unsigned(31 downto 0).

у меня есть матрица signal A:matrix, где type matrix is array (0 to 3) of STD_LOGIC_VECTOR (7 downto 0). Не могу сообразить, как сделать из этой матрицы единую переменную variable temp:unsigned(7 downto 0)? Всем спасибо за совет :)

Помогите, есть ли в языке VHDL 32-битовый беззнаковый тип или может быть 64-битовый?