aat_81

Пожалуй Вы правы, в контексте данной задачи я подразумевал прямоугольную последовательность импульсов. На одной FPGA идеальный вариант, спасибо за наводку. Вы это про формирование строба записи или про генерацию последовательности импульсов?

Требуется сделать генератор последовательности импульсов. Длительность импульса ~1нс. Последовательность должна состоять из 1000 импульсов и иметь возможность программироваться пользователем(пример: 11010011....). Реконфигурация на лету не требуется, достаточно один раз задать и забыть. Подскажите в каком направлении двигаться? Может быть имеются готовые решения данного вопроса? Спасибо.

Пытаюсь подружить Active HDL 9.1 и Matlab R2011b (оба продукта из закромов). Получаю следующую ошибку: You do not have a valid license to use the Simulink Interface to Aldec Active-HDL. В то же время Active HDL показывает что лицензия Active-HDL Co-simulation API присутствует. Может кто нибудьт сталкивался с подобной проблемой и знает пути решения?

Если я её разлочу то у меня будет куча других проблем. Нужно решение чтобы DCM был там где я хочу. Повторюсь FPGA Editor позволяет мне поместить DCM в нужное место. Вопрос состоит в том чтобы каким то образом прописать констрейны чтобы мне не запускать каждый раз FPGA Editor?

Обычно, когда таким образом можно обойти проблему, Mapper подсказывает, хотя всякое бывает... Залочены только выводы и DCM. В любом случае вручную переместить его у меня получается, но не каждый же раз запускать FPGA Editor.

Если бы все было так банально...к сожалению не забыл.

Привет Всем, Может быть кто нибудь встречался такой ошибкой и знает как обойти: ERROR:Place:1201 - Component DCM_INST of type DCM is not placeable because it has locked loads placed in regions: CLOCKREGION_X0Y0. There is a restriction that the clock loads of a DCM must be in a horizontally adjacent clock region to the DCM. It is recommended that a BUFG be used for this clock signal so that the clock loads can be placed anywhere on the device. If the clock driver or clock loads are locked or area grouped, please ensure that they are constrained to horizontally adjacent clock regions. Данная проблема возникает если я пытаюсь закрепить DCM. Причем если я делаю то же самое при помощи FPGA Editor то разводится замечательно. Эта ошибка возникает для FPGA ф.Xilinx семейство Spartan6. Спасибо

Methane, dvladim Спасибо, думаю это то что мне нужно.

Нет. На выходе должна быть шина с разрядностью двух шин(допустим на вход идут две восьмибитных соответственно на выходе должны быть одна шестнадцатибитная). С клоком тоже думаю понятно частота должна быть такой же как на входе. Странно как забыл это указать когда создавал тему...

Эти данные нужно передать третьему чипу который на вход принимает один клок. Поэтому объединять все таки нужно.

Обычных две восьмибитных шины. Дело в том что это данные с внешнего для FPGA чипа поэтому поправить ничего к сожалению нельзя. Да мне вроде как два клока то не нужно...наоборот нужно сделать один клок и одну шину данных. С таким же успехом Вы могли сказать напиши нужный код и будет тебе счастье.

Всем доброго времени суток. Может быть кто то сталкивался с такой задачей и сможет помочь с оптимальным решением. Есть две шины данных. Каждая из шин синхронизируется своим клоком, причем частоты этих клоков равны, но они сдвинуты по фазе. Сдвиг считаем неизвестным и может варьироваться от нуля до пи. Требуется объединить две шины в одну, ну и как следствие привести их к одному клоку. У кого какие идеи есть по данному вопросу?

Так вопрос то в чем? Как пользоваться IDE, так это в справке можно посомтреть, да книги в таком духе давно не редкость(даже на русском языке). Вопрос по конкретнее ставбьте, что непонятно?

В настройках ISE пропиши где у тебя находится ModelSim

С этим сложнее ))).

Если хочется потратить деньги то можно воспользоваться Clear Case, но на мой взгляд SVN вполне хватит. По поводу схематика то можете смело все сохранять ему по фигу какие файлы лежат в репозитории.

С точки зрения здравого смысла конечно вы правы, но что именно нужно нашему другу не видно из первоначального поста. :rolleyes:

-1 ни к чему, если надо досчитать до заданного числа

Ну так поправь строчку if (tact_in'event and tact_in = '1') then

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity cnt is port (tact_in :in std_logic; cfg_in :in std_logic_vector (3 DOWNTO 0); cnt_out :out std_logic_vector(3 downto 0) ); end cnt; architecture Behavioral of cnt is signal count: std_logic_vector(3 downto 0) := (others => '0'); begin COUNTER: process (tact_in) begin if (tact_in'event and tact_in = 1) then if (count = cfg_in) then count <= "0000"; else count <= count + 1; end if; end if; end process COUNTER; cnt_out <= count; end Behavioral;

if(d = "01101101") then - что мешает так написать, ну или в HEX? Если так неудобно то напиши функцию которая будет конвертить аски код в std_logic_vector

Так может просто после синтеза взять VHDL файл?По моему это будет проще.

Может быть лучше посмотреть в сторону языков описания аппаратуры(VHDL, Verilog), по времени я думаю это будет даже быстрее чем отрисовывать вручную, да и с симуляцией проблем меньше будет.

Раньше использовал для верхноего уровня схемотехническое представление(ALDEC), потом проект с другим заказчиком и топ левел стал HDL, сейчас склоняюсь к графике в HDLdesigner. В общем кому что нравится тот то и использует, опять таки если нет каких либо оговорик от заказчика.

Работодатель по видимому стесняется назвать фирму.