LordVader

Спасибо за ответ. Постараюсь переформулировать вопрос в терминах именно этой статьи: при каких условиях сигнал Mode, который (как следует из статьи) устанавливается в 1 при выполнении команды EXTEST, возвращается обратно в 0? Правильно ли я понимаю, что переведя один раз ноги одной из м/сх в 3 состояние (или в любое другое - например вывод какого-либо значения, загруженного SAMPLE/PRELOAD или очередным EXTEST'ом) командой EXTEST, я могу рассчитывать, что они в этом состоянии и останутся, подавая далее команды BYPASS? Если так, то как вернуть м/сх обратно в штатный рабочий режим? Подозреваю, что ответом на 1ый и 2ой вопросы является перевод TAPконтроллера в состояние test-reset-logic, так ли это? Продублировал туда. upd: с вашего сайта комменты не посылаются! при попытке что-то послать выкинуло вот сюда: http://www.start-test.com/BadRequest.aspx?...nguage/Rus.aspx . Браузер - opera 8.5)

Прочитал статьи в 1ом сообщении. Применил на практике. Вроде работает. Остался невыясненным один вопрос. Вот когда я выполняю команду EXTEST, то выходы переключаются от чипа на tap-контроллер. А когда они обратно переключаются? Как этим можно управлять? Конкретно, в цепочке есть 2 мсх. Одной из них дёргаю ногами, используя EXTEST, а другую в это время надо просто в Z-состояние по выходам увести, и чтоб не гонять лишние биты - запихнуть в BYPASS, не посылая каждый раз и ей тоже EXTEST. Возможно ли это? Сейчас её (3032) приходится перешивать другой прошивкой.

У меня возникали ошибки, когда я самописной утилитой (работая через giveio.sys, то есть ОЧЕНЬ МЕДЛЕННО!) считывал и записывал через JTAG подключенную к ПЛМке (еп1к30) флешку. А вот квартус при этом работал нормально. Поменяв кабель от байтбластера к плате на более короткий, все проблемы порешал.

Спасибо за наводку на ХиХ - в моём печатном издании нет главы 13 (жёлтая книжка такая в мягкой обложке). По поводу быстродействия - оно особо и не нужно, нужно, чтобы переключения полевиков не приводили к скаканию напряжения во все стороны. Видимо, сделаю как на картинке с ПОС :))

В примерах к ДЕ1 есть CII_Starter_USB_API_v1 Там подкаталоги HW и SW. В HW ищете *.sof, заливаете, в SW запускаете ехе и пишете-читаете SRAM. Правда, это только для 'поиграться', не для серии. PS: у меня этот пример пишет или читает память с ошибками, причём любую - срам ли, сдрам ли, даже flash свежестёртую читает с редкими ошибками (7F вместо FF, каждый раз в новом месте). СРАМ я проверял отдельно, всё в порядке. Кому башку крутить? :-)

Ещё можно написать чисто ХДЛ-ное описание синхронной памяти на 512 байт - квартус его в блоки ацекса отмапит. Правда, может и не отмапить, если заранее будет известно, что, например, из всего блока используются только байт 8. Что-то вроде вот такого: module mem512( rdaddr, out, wraddr, in, we, clk ); input clk; input [8:0] rdaddr, wraddr; input we; input [7:0] in; output [7:0] out; reg [7:0] out; reg [7:0] mem [0:511]; always @(posedge clk) begin out <= mem[rdaddr]; if(we) mem[wraddr] <= in; end endmodule

Может и запущено. Вон в ХиХе пишут, что на частоте единичного усиления сдвиг фазы в разомкнутой цепи ООС должен быть <180 градусов (речь про повторитель, где внешняя ООС - кусок провода). Компенсация обеспечивает частоту единичного усиления довольно низкой + сдвиг фазы там 90. (когда ещё другие РЦ-цепочки "не включились"). Если я на такой опер вешаю ёмкость на выход, то это как бы ещё одна РЦ-цепочка интегрирующая, со своей некой 1/2*pi*R*C, которая отнюдь не мегагерцы. А значит, в точке единичного усиления по цепи ООС сдвиг фазы будет как у двух РЦ-цепочек, то есть 180 градусов. Если ошибаюсь и пишу бред, просьба поправить. ХиХ полного понимания в этом вопросе не дал. Если что, задача такая. Есть источник напряжения, надо его пробуферировать и далее коммутировать полевиками (ШИМить). При включении-выключении полевики ужирают некоторый заряд, чтоб напряжение не подпрыгивало во все стороны, хочу выход опера зашунтировать ёмкостью.

А можно ссылочек на аппноты или статейки? :) Или хотя бы ключевые фразы для гугления. Зачем мне нескомпенсированный ОУ - хочется работать повторителем на ёмкостную нагрузку. Насколько я понимаю, в этом случае эта нагрузка будет вместо компенсации. А если её подключать к скомпенсированному, то в результате фазовый сдвиг ООС на частоте единичного усиления будет почти 180 градусов и "привет" :07:

В общем, не особо я шарю в номенклатуре... Есть вот шырпотребовские оперы 358 и 324... Скомпенсированные по самое не могу. Подскажите плз такой же ширпотребовский аналог нескомпенсированный ни разу :)

Спасибо, "буду посмотреть"! =)

В проекте ввожу wire clk;, подсоединяю его к выходу PLL, и тактирую им остальную схему. Констрейню Tsu и Tco относительно него (в assignments editor'е). Квартус ругается, что мол ноду clk он убрал, а в отчётах что тайм квеста, что штатного аналайзера выдаёт Tsu и Tco относительно входного клока PLL, причём зачастую совершенно бредовые числа. Проект то работает, то нет (например, SRAM читается на 100мгц или нет). Как правильно констрейнить? (требуются минимальные Tsu и Tco, нужно разложить синхронные выходы и входы в IO-регистры).

У вас, как я понял, синхронная схема с асинхронным сбросом описана? Сразу не разглядел :) Так вроде её и не так надо описывать, а как по учебнику: always @(posedge clk,negedge reset) begin if( reset==0 ) begin <что делать по ресету> end else begin <что делать по клоку> end end Вполне вероятно, что синтезатор понимает только такое. Про блокирующие присваивания я имел в виду, например, следующее: always @(posegde clock) begin a=0; b=0; c=0; if(<условие 1>) a=1; if(<условие 2>) b=1; if(<условие 3>) c=1; end Просто экономия писанины и более понятный код.

Попробуйте для таких использовать блокирующее присваивание вместо неблокирующего.

Роль может играть не столько частота, сколько фронты - если сабж даёт резкие фронты, то на них возникает звон, и флешка может этот звон схватить как несколько обращений, или просто проглючить. Кстати, судя по тому, что вам помогло slow slew rate, так и есть.

Страница 21 даташита на max7000: ==== Slew-Rate Control The output buffer for each MAX 7000E and MAX 7000S I/O pin has an adjustable output slew rate that can be configured for low-noise or high-speed performance. A faster slew rate provides high-speed transitions for high-performance systems. However, these fast transitions may introduce noise transients into the system. A slow slew rate reduces system noise, but adds a nominal delay of 4 to 5 ns. In MAX 7000E devices, when the Turbo Bit is turned off, the slew rate is set for low noise performance. For MAX 7000S devices, each I/O pin has an individual EEPROM bit that controls the slew rate, allowing designers to specify the slew rate on a pin-by-pin basis. ==== Как это выглядит в квартусе:

toweroff, попробуйте на все выходы вашей CPLDшки поставить slow slew rate (в квартусе - assignments editor). Вдруг вы не в той степи ищете.

Тоже такое наблюдал на епм7064. Выход не дотягивал до 5в. ТТЛ ело нормально, а вот Z80 отказался, пуллапом вылечилось.

Вот ещё что надумал - с обоих концов поставить разъём под байтбластер и вигглер, и по мере надобности замыкать ТДИ на ТДО в одном из них. Будет и цепочка, и 2 разъёма. =)

Спасибо! ВОзможные направления движения ясны. ps: ещё мне тут дали совет, переделать виглерообразный адаптер, чтобы он был по пинам на lpt совместим с byteblaster'ом. Ну и openOCD переправить...

Ничто, конечно же, не мешает. Но тогда теряет смысл жтаг-цепочка, ибо для работы по нему с каждым из двух девайсов придётся втыкать то то, то это, да ещё и в разные разъёмы на плате. Это imho, естественно.

Разве квартус сможет залить прошивку в альтеру через wiggler?

Если зацепочить ARM и Alter'y, арм имеет разъём 20пиновый, то как потом по этому же jtag'у шить альтеру (квартусом, в смысле)? Правильно ли я понимаю, что никак?

Спасибо! ...про увеличение в 2 раза не догадался :) Действительно, tco для ног в даташите записано...

Как правильно сабж делать? Не имею в виду вопросы разводки плат, звона, импедансов и т.д., а только раскидывание выводов. Клок на сдрам надо подключать к выходу PLL? Или можно обойтись введённым в один из глобальных клоков выходом PLL, который затем (клок) вывести через обычную ногу? Второй способ удобнее, т.к. в районе выходов PLL располагается всякая байда вроде jtag'a, конфигурации и проч., а плата - 2x-сторонняя со слоем земли... В даташите не нашёл задержек на вывод клока через обычную ногу - плохо искал?

А ОГГ - никаких лицензий, отчислений и проч. - ВООБЩЕ не требует )