lincolndsp

большое спасибо yes. я, буду использовать VHDL, поскольку уже был кое-какой опыт работы. и да, действительно, он для меня намного проще показался, чем Verilog.

спасибо за вопрос. речь идет о создании макета для криптования IP - трафика, например, в тех же сетях ethernet и т.п. уважаемый yes, спасибо за информацию! скажите пожалуйста, а если брать xilinx для синтеза не достаточно средств среды Xilinx ISE? извините, а что такое SV в контексте? QuestaSim это тот же Modelsim или он лучше Modelsim'a SE?

спасибо большое. cейчас посмотрю develop board Spartan3A.

огромное спасибо за помощь! поскольку с dev kit идет заточенная лишь под этот kit Xilinx ISE Embedded буду брать лицензию Xilinx ISE Embedded полную. осталось определится какую среду ModelSim или QuestaSim брать для моделирования. Сейчас посмотрю ModelSIM SE. спасибо за совет на счет IP-cores. Тут придется подумать где их найти можно и что вероятнее всего понадобится. если будут какие-либо советы, буду очень благодарен.

понял, спасибо. тогда ограничимся встроенным chipscope. а chipscope он идет вместе с dev kit или Xilinx ISE suite? скажите, а кроме Xilinx ISE и QuestaSim или ModelSim из софта больше ничего не нужно?

спасибо за подробный ответ. я только что нашел комлпект разработчика на сайте Xilinx (dev kit), где на одной плате есть и ПЛИС и DSP и процессор Microblaze. Spartan-6 FPGA Industrial Ethernet Kit Как вы думаете этого достаточно чтобы собрать макет? может еще что-нибудь необходимо? я тожу считаю, что лучше сначала разработать в программной среде алгоритм, а потом уже искать под это дело железо, но начальство поставило задачу дать список необходимого (софт + железо) для создания всего макета (чтобы можно было различные решения тестировать, достаточно универсального, который бы пригодился для выполения будущих похожих работ) . плюс не подскажите, для отладки платы нужен осциллограф или может еще какой-нибудь прибор?

разработать на ПЛИС нужно поскольку нужна большая скорость обработки IP-пакетов (50 Mбит/c и выше). поэтому очень нужен совет что практически мне требуется из железа, чтобы можно было разработать макет, может какое-то дополнительное оборудование, чтобы отладить его и т.п.

спасибо огромное за ответ. подскажите, а из аппаратных средств для отладки схемы что необходимо использовать?

Уважаемые форумчане, Придется участвовать в работе по разработке средства обработки IP-трафика на базе ПЛИС (Xilinx или Altera) на скоростях до 50-100 Мбит/c. В связи с полным отсутсвием практического опыта реализации в железе, хочу спросить что мне понадобится иметь из ПО, кроме Xilinx ISE и ModelSim, а также что конкретно из железа (предпочительно Xilinx), чтобы на нем можно было разработать работоспособный макет девайса, работающего на скоростях 50-100 Мбит/c (возможно не только ПЛИС понадобится, а что-то и для создания управляющих схем и тп), а также железа для отладки этого всего??? заранее благодарен.

начал разбираться в реализации криптоалгоритмов на эллиптических кривых, столкнулся со сложностями реализации всей этой числовой теории,например, операции в конечных полях, целочисленное умножение,деление и тп. Подбросте примерчики реализации на VHDL по этой тематике. Пользуюсь Xilinx ISE 8.2

На кристалле Spartan 3 xc3s400 на Post_Route and Place удалось реализовать ГОСТ в режимме гаммирования с timing constraint 15 ns, меньше не получается. При пересчете на пропускную способность из расчета 35(32+3 дополнительные) циклов получается в районе 150 Мбит/с. Хотел бы спросить мнение профи, насколько удачно получилось у меня это сделать и тп.

все спасибо BSV. Проблема была в том, что входной сигнал Start_1 надо было инициализировать в тестбенче в ноль, а то при выполнении if Start_1='1' then... else .... стопорилось, так как неопределенное состояние никак не вписывалось.

снаружи или внутри схемы: не уверен, как это будет, но знаю,что будет использоваться для связи с микроконтроллером,который и выдает сигнал ChipSelect,RW,ADDR и DATA. Микросхема Спартан 3. Как быть в таком случае?

Возник такой вопрос. Реализовал криптомодуль. И стоит проблема, как реализовать обмен данных по 2-направленной шине данных DATA, используя адресную шину данных ADDR, Read/Write и CS. Пробовал реализовать, объявляя DATA inout std_logic_vector(63 downto 0), но ничего не получается.

поиском сигналов,нашел только множество сигналов gsr_resolved,которые сначала '1' длительностью 1 цикл, а затем принимают нулевое значение. отдельно сигнала GSR не отображается. 1.скрин с результата Behavioral Simulation 2. cкрин с результата Post-Translate Simulation не пойму, в чем проблема :smile3046: