axalay
Свой-
Постов
386 -
Зарегистрирован
-
Посещение
Весь контент axalay
-
Надо коммутировать цифру с минимальной задержкой. Пока нашел только на одну нану. И то с двуполярным питанием. Хелп ми :) Забыл сказать-скорострельность переключений неважна-важна только задержка вход-выход. Ждемс...
-
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Синтезирует вроде -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Все - извиняюсь. Все заработало! Спасибо. Просто раньше я делал так и все пучком. Прикрепляю файл. Не могу понять в чем смысл такой и сякой записи __________.bmp in_filter_regs.v -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Error (10687): SystemVerilog error at test.v(14): indexing Temp returns an aggregate value Я тоже ответил что не прошло -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Вы че-прикалываетесь? Нормальный вопрос-если не знаете ответ-ну не е...те мозги плиз :) -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Вот я создал маленький модуль module test (Reset, Clock, Ena, In, Out); input Reset; input Clock; input Ena; input [31:0] In; output Out; reg [31:0] Temp [3:0]; always @(posedge Clock or negedge Reset) if (!Reset) Temp = 0; else if (Ena) Temp[3:0] = {Temp[2:0], In}; assign Out = ((Temp[3] ==Temp[2] ) && (Temp[1] ==Temp[0])); endmodule //test Если она просинтезится как надо - то проблема решится -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
не помогает... -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
Ну не буду я весь код выкладывать. Кому нужны лишние 1000 строк -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
input [31:0] RxData; reg [31:0] Temp[7:0]; always @(posedge Clock) if (Ena) Temp[7:0] = {Temp[6:0], RxData[31:0]}; -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
:) из того что начал потом перебирать - стыдно выкладывать. Уж проще один правильный выложить :) А так я думал что прокатит это: Temp[7:0] = {Temp[6:0], RxData[31:0]}; -
system verilog
axalay ответил axalay тема в Языки проектирования на ПЛИС (FPGA)
да для каждого варианта по разному. И не синтезирует как надо. Примерчик бы. Я уже офигеваю.... Error (10687): SystemVerilog error at ethernet_rx_filter_fsm_write_new.v(127): indexing Mac returns an aggregate value -
system verilog
axalay опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Че то не врубился - квартус ругается... У меня есть reg [31:0] Temp [7:0]; И есть входной поток 32 бита Надо сделать сдвиговый регистр (по 32 бита за такт). Но че то все время матюгается. Перепробовал все :) -
Nios
axalay ответил axalay тема в Среды разработки - обсуждаем САПРы
Приходится между плис и ниус ставить байт-свап. А далее в самом ниусе если переменная не инт и не байт-делать еще свап ... :) Ну чтобы все переменные по человечески были -
Nios
axalay ответил axalay тема в Среды разработки - обсуждаем САПРы
И еще вопрос по ниусу. Для работы с езернетом у ниуса не совсем удачный ендиан.... как его проще перевернуть. пока я эту проблему решаю сваппированием.... -
Nios
axalay опубликовал тема в Среды разработки - обсуждаем САПРы
С момента получения ARP запроса и до отправки ответа в сигналтапе вижу где то 1800 тактов 125 МГц. Я там правда всякие проверки напихал в код. Но все равно кажется че то много... -
А можно поподробнее или ссылочку для ознакомления? Таких сигналов пара десятков. И это решенеие станет проблематичным
-
Я так понимаю, что компактписиайекспресс это именно то, что сделано для решения подобной проблемы. То есть Физические размеры у нее таковы что её можно ставить не задумываясь с обычными разьемами компакт писиай? Спасибо большое человеческое!
-
CompactPCI + PCI-Ex1
axalay опубликовал тема в Работаем с ПЛИС, области применения, выбор
Вопрос не совсем по теме, но я думаю как раз тут могут ответить. Ищу разъем для того чтобы завести PCI-Ex1 на плату COmpactPCI 6U. При этом остальные разьемы стандартны для компактписиая. Поделитесь плиз кто что юзает -
А меня?
-
Я работаю и с альтерой и с ксалинкс. В данном случае альтера. Внутри плиса не канает по той причине, что возможна подняжка и на 5 вольтвый сигнал. То есть не напрямую к фпга подключается.
-
Ну я специально задал вопрос в данной конфе потому что чифровые сигналы :)
-
Вы имеете ввиду спартан6? на нем я уверен что сто пудов запустится. А вопрос то про Циклон3
-
:) два человека - два мнения ... Дыккому верить? Первые два ответа - категоричное нет. Второй ответ более филосовский - годятся если.... А есть ли таковые потенциометры, которые удовлетворяют этим "если". Знал бы не спрашивал. Просто слышал о таких потенциометрах, которым по SPI можно задавать номинал сопротивления с какой то дискретностью. Возможно у "Омных" потенциометров срез начинается не на 100 кГц....
-
На третьем Spartan я использовал данный тип памяти на 125 МГц. Больше и не надо было. При этом память была 36-битной. И никаких строгих распиновок не использовалось-пины назначались по удобству разводки даже в разные банки. Сейчас бы мне знать что 18-битная запустится на 200 мегагерцах на третьем Cyclone (по быстродействию можно и самую скорострельную) и начать делать железо. Если же твердо народ скажет, что невозможно на циклоне такое, то схемотехнику менять. Вот...