Кратко:
есть блок дизайн из цинк 7020, системресет, смартконект, и кастомное IP ядро.
упакованное IP ядро AXI, тупо пустое ядро, делал и лайт и фул, по умолчанию стоит в свойствах библиотека ксилдефоулт, галочки есть на синтезе, симуляции и имплементации.
без своего упакованного IP vitis все собирает, со своим RTL тоже собирает, но с упакованным IP нет.
видел вариант в гугле с изменением строк в Makfile, кое как делал, работало, но прям напрягает этот метод, один раз его делал, как то это все через жопу, и мне это не нравится.
кто нибудь сталкивался с подобными проблемами? как можно это решить?