venik

Была поставлена учебная задача преподавателем.Надо добавить к концу каждого сигнала ноль(той же разрядности что и вход).Например: На вход приходит 1 потом 2 потом 3 и тд. (16 разрядные), а на выходе 1 потом 0 потом 2 потом 0 потом 3 и тд. (16 разрядные). Вообщем наставьте на путь истинный.

опечатка din : in std_logic_vector(15 downto 0)

Надо после каждого входного din поставить нули( то есть din приходит единица, а на выходе dout выходит один и ноль и так далее).

Цели не знаю. Это один из блоков генератора. Задание такое.

Нужно проредить входной сигнал нулями. Вот что первое пришло в голову. library ieee; use ieee.std_logic_1164.all; entity maper is port ( din : in std_logic; clk : in std_logic; res : in std_logic; en : in std_logic; en_out : out std_logic; dout : out std_logic_vector (15 downto 0) ); end maper; architecture behavioral of maper is signal dout_tmp : std_logic_vector(15 downto 0); signal cnt : std_logic := '0'; begin process (clk) begin if clk='1' and clk'event then if res='1' then dout_tmp <= (others => '0'); cnt <= '0'; elsif en='1' then cnt <= not cnt; if cnt = '0' then dout_tmp <= din; else dout_tmp <= (others => '0'); end if; end if; end if; end process; en_out <= en; dout <= dout_tmp; end behavioral; Как правильно это сделать?