[liloukan 0]

Имеется кучка логических микросхем на плате. Работают как дешифратор. Как заменить их на CPLD XC9500XL если нет клока. Возможна ли работа микросхемы как комбинационной схемы без тригеров в асинхронном режиме?

[Voloshchenko 0]

Все можно, т.к. CPLD заменяют схемы, как с внутренними элементами памяти, так и без них. Вход клока это либо групповой сигнал синхронизации, либо вход\выход общего назначения. Триггера не используйте, если они не нужны, здесь много свобод выбора.

[liloukan 0]

Интересует вопрос такого плана: При использовании синхронной логики обычно входной сигнал поступал на информационный вход тригера, который сохранял этот сигнал по клоку. А при отсутствии синхросигнала и не использования триггеров возможна ли стабильная работа схемы?

[dmivs 0]

Но ваша схема на "рассыпухе" работает-же :)

 

Синхронная реализация логических устройств позволяет избежать многих головных болей при проектировании сложных цифровых схем (как это обычно бывает в случае FPGA или современных ASIC).

Почитайте, например, про "гонки импульсов" и "метастабильность"

 

Для простых схем на CPLD можно использовать и традиционные методы, как в случае с дискретной логикой. В Интернете хватает примеров. И отлаживать такую схему можно традиционными методами. Только вместо перерезания дорожек и запаивания перемычек меняем прошивку CPLD :)

 

Интересует вопрос такого плана: При использовании синхронной логики обычно входной сигнал поступал на информационный вход тригера, который сохранял этот сигнал по клоку. А при отсутствии синхросигнала и не использования триггеров возможна ли стабильная работа схемы?

[liloukan 0]

Вывод:

1. Хотим получить стабильно работающую систему - используем синхронную логику(что я люблю делать).

2. Если старая плата на логических элементах (не, 2и-не, 3и-не) работает в асинхронном режиме, то нечего мудрить ставим CPLD и все работает как и работало, но с меньшим потреблением энергии и меньшими размерами платы в раз 20.

 

Спасибо!

[makc 195]

Вывод:

1. Хотим получить стабильно работающую систему - используем синхронную логику(что я люблю делать).

Спасибо!

 

Это не совсем правильный вывод, т.к. при создании полностью синхронных схем тоже есть свои подводные камни, только лежат они в другом месте. Простой пример: схема внутри полностью синхронна, а ее внешний интерфейс - асинхронный. Более сложный пример: внутри схемы есть несколько тактовых сигналов (доменов), между которыми должны передаваться данные. И там, и там возможна некорректная работа схемы, т.к. могут быть нарушены времена предварительной установки/удержания данных на входах тригеров, что приведет к возникновению метастабильности и нарушению работы схемы, если отдельные узлы будут спроектированы без учета подобной возможности.

[sazh 3]

Да какая разница, синхронная схема или асинхронная, работает по фронтам каких то сигналов или по уровню. Если нет в схеме клока, значит устройству согласно ТЗ безразличны всевозможные пички, формируемые на выходах комбинаторной логики. Причем от разводки к разводке при добавлении элементов в схему они будут то возникать, то пропадать. В противном случае это ошибка.

[Димыч 0]

Ну да, всё по полочкам хорошо разложили :)

Действительно, стоит еще руководствоваться соображениями необходимости и достаточности. И не делать синхронную К155ЛА3 без крайней на то нужды.

[almay 0]

2. Если старая плата на логических элементах (не, 2и-не, 3и-не) работает в асинхронном режиме, то нечего мудрить ставим CPLD и все работает как и работало, но с меньшим потреблением энергии и меньшими размерами платы в раз 20.

 

C меньшими размерами согласен, а вот на счет потребления не совсем. CPLD 9500 весма прилично кушают, а за одно и греются.

[liloukan 0]

C меньшими размерами согласен, а вот на счет потребления не совсем. CPLD 9500 весма прилично кушают, а за одно и греются.

Почему? Серия XC9572XL (Питание 3В) при 50 Мгц потребление 50мА .

[maior 0]

Для простых проектов можно, а иногда и нужно использовать CPLD

и асинхронную логику. Для сложных - FPGA и синхронную логику +

всякие дополнительные фичи и навороты, имеющиеся в FPGA.

[javalenok 0]

CPLD любит асинхронность больше FPGA? Тулзы точно её презирают, любой скажет.

[dmivs 0]

CPLD любит асинхронность больше FPGA? Тулзы точно её презирают, любой скажет.

 

FPGA любит Асинхронность

А CPLD любит ее еще больше

Но Тулзы презирают Асинхронность

А вот Асинхронность просто ненавидит их всех

Да и CPLD не долюбливает FPGA (из-за растущей популярности последней)

А FPGA любит CPLD как собственную мать. Вот только CPLD грузит ее частенько и иногда пытается ей командовать...

Если-же мы еще вспомним про многочисленные семейства Микроконтроллеров, и пусть не очень умную, но старую и опытную Логику (кстати, она в союзе с Асинхронностью)...

 

Как-же все сложно. И все об этом только и говорят

[javalenok 0]

Если-же мы еще вспомним про многочисленные семейства Микроконтроллеров, и пусть не очень умную, но старую и опытную Логику (кстати, она в союзе с Асинхронностью)...

 

 

АСИК? А кто асинхронность больше любит ASIC или CPLD? И почему?

[maior 0]

ASIC это понятие растяжимое. Большинство успешных фирм

используют свои наработанные библиотеки физических элементов для построения

своих ASICов (и делают это на физическом же уровне), согласованые

со своими технологиями (fab-ами) и мощные мини-эвм для их синтеза-верификации.

Так что там они могут делать что угодно, даже то, что

эфпиджи-эйщикам и сипиэл-дистам даже в кошмарном сне не приснится.

И все будет работать четко (commercial/industrial/military).

 

RTL-design для ASIC - скорее всего лишь в самой начальной

стадии проектирования какого-нибудь нового проекта новой группой разработчиков

в каком-нибудь старт-апе, и c этого момента до выпуска первых ASIC

может пройти лет пять.

Или с целью обучения, что вообще-то немаловажно для

формирования полноценного специалиста по ASIC.