[Dootch 0]

Добрый день.

Ведем разработку печатной платы с Cyclone V (5CEFA5F23C7N) на борту.

К ПЛИС планируется подключение высокоскоростного АЦП с дифференциальным выходом (например 14-битный AD9684).

Можно подключить выход АЦП к ПЛИС двумя способами:

1. Все биты АЦП по порядку подключить к одному I/O банку;

2. Подключать биты АЦП к дифференциальным входам разных банков (например 0-3 биты к банку 3B, 4-6 биты к банку 4A, 7-10 биты к банку 7A, 11-13 биты к банку 8A), все банки правильно запитать для приема LVDS и в Quartus все уже объединить в одну шину, этот подход позволяет сильно упростить разводку.

Правилен ли второй подход? Какие проблемы он может вызвать?

 

[demon3200 0]

Проверьте, сможете ли Вы использовать оставшиеся пины на LVDS настроенных банков для других целей. За Cyclone V точно не скажу, но в более младших циклонах такое вроде как нельзя. Там банк целиком настраивается на LVDS.

Также из-за разнесения сигналов одной шины по разным сторонам микросхемы может возникнуть недопустимый их перекос. Зависит от частоты, здесь нужно будет правильно задать временные ограничения.

[Maverick_ 15]

Добрый день.

Ведем разработку печатной платы с Cyclone V (5CEFA5F23C7N) на борту.

К ПЛИС планируется подключение высокоскоростного АЦП с дифференциальным выходом (например 14-битный AD9684).

Можно подключить выход АЦП к ПЛИС двумя способами:

1. Все биты АЦП по порядку подключить к одному I/O банку;

2. Подключать биты АЦП к дифференциальным входам разных банков (например 0-3 биты к банку 3B, 4-6 биты к банку 4A, 7-10 биты к банку 7A, 11-13 биты к банку 8A), все банки правильно запитать для приема LVDS и в Quartus все уже объединить в одну шину, этот подход позволяет сильно упростить разводку.

Правилен ли второй подход? Какие проблемы он может вызвать?

по моему лучше

1. Все биты АЦП по порядку подключить к одному I/O банку;

[Алга 0]

Все выходЫ АЦП необходимо подключать к одному банку фпга.

Кроме того, клоковые выходы АЦП подать на клоковые входы фпга.

Еще постараться выравнять длину проводников всех LVDS линий.

Тогда больше будет вариантов приема данных с АЦП в ФПГА, те более гибко получается.

[Dootch 0]

Все выходЫ АЦП необходимо подключать к одному банку фпга.

Кроме того, клоковые выходы АЦП подать на клоковые входы фпга.

Еще постараться выравнять длину проводников всех LVDS линий.

Тогда больше будет вариантов приема данных с АЦП в ФПГА, те более гибко получается.

 

Все-таки удалось развести 14-битное АЦП на один банк, даже длины каждой диф. пары выровняли с точностью 2 мм.

 

[Алга 0]

Дальше разбираться с Source Synchronous Interface.

Как это делается, какие есть ресурсы у ФПГА.

[Lmx2315 2]

Все-таки удалось развести 14-битное АЦП на один банк, даже длины каждой диф. пары выровняли с точностью 2 мм.

..на разных слоях - разные задержки, имхо по длине есть смысл выравнивать только если в одном или в похожих слоях разводите, а так надо по задержке выравнивать.

Хотя конечно от частоты зависит, может и не надо.

[Алга 0]

Достаточно выравнять длину клоков и данных.

Так рекомендуют производители и это подтверждается практикой. Например, xapp774 (p13), sbaa205.

Для более быстрых АЦП с интерфейсом JESD204 возможно нужно выравнивание по задержке.