[Raptor9000 0]

Доброго времени суток!

 

Имеется проект, собранный в среде Quartus II v11.0 В виде нескольких сложных иерархических блоков. Работаю с плиской Cyclone III. Проект собран почти весь в схематике, некоторые блоки написаны на AHDL. Проблема в том, что проект работает через раз, т.е. когда что-нить меняю в одном блоке, это после компиляции и прошивки отражается на работе других. Одной из причин вижу то, что не знаю как правильно задать временные параметры (tsu, th, clocks и т.п.).

Проект довольно большой и сложный, работает на базовой внутренней частоте 204.75МГц.

 

 

[StewartLittle 45]

Дело здесь не столько во временных параметрах, сколько в правильной декомпозиции проекта.

Вам нужно грамотно разделить проект на части - для этого в квартусе используется технология Design Partitions.

Затем добиться, чтобы каждая часть по-отдельности работала (вот здесь Вы и будете задавать временные констрейны).

Зафиксировать результат для каждой партиции с помошью LogicLock.

И объединить зафиксированые часть в один топовый проект.

 

[eugen_pcad_ru 0]

Тема некорректная: причем тут программирование плис? для программирования кнопку нажал и готово. Если после этого плис не программируется, тогда надо просить помощи. У Вас же по моему проблема в другом.

 

Два совета:

1 см. сообщение stewart_little

2 проверьте не проседает питание, хватает ли тока. На выскоких частотах это критично, может приводить к сбоям.

 

Удачи!

 

P.S.: Из-за неправильного топика могут не все сюда заглянуть:)

[xvr 12]

Одной из причин вижу то, что не знаю как правильно задать временные параметры (tsu, th, clocks и т.п.).

Проект довольно большой и сложный, работает на базовой внутренней частоте 204.75МГц.

Констрейны вообще заданны? Как минимум тактовая частота.

 

 

[Raptor9000 0]

XVR, В том то и дело, что никак не заданы, просто не знаю какими их задать. Частоты тактовые известны, но не понятно как их задать в проекте. Quartus при компиляции выдает около сотни сообщений типа "Node ... was determined to be a clock but was found without an associated clock assignment"

stewart_little, спасибо, с разделением проекта на блоки получается, щас добиваюсь работы каждого блока отдельно.

[xvr 12]

XVR, В том то и дело, что никак не заданы, просто не знаю какими их задать.

В Q. был подробный User Guide по констрейнам (насколько мне известно)

Частоты тактовые известны, но не понятно как их задать в проекте. Quartus при компиляции выдает около сотни сообщений типа "Node ... was determined to be a clock but was found without an associated clock assignment"

Очень похоже что проект у вас асинхронный. Работать не будет :smile3046: Убедитесь, что все тригера тактируются строко от клоков, а не от логики

 

[Raptor9000 0]

Очень похоже что проект у вас асинхронный. Работать не будет Убедитесь, что все тригера тактируются строко от клоков, а не от логики

Весьма вероятно т.к. из базового клока нужно получить различные дочерние клоки пониженной частоты, для этого я использовал счетчики и в качестве выходного клока более низкой частоты использовал его cout.

[xvr 12]

Весьма вероятно т.к. из базового клока нужно получить различные дочерние клоки пониженной частоты, для этого я использовал счетчики и в качестве выходного клока более низкой частоты использовал его cout.

Это совсем не комильфо :rolleyes: Используйте один клок и сигналы разрешения работы (CE) со своих счетчиков.

Клоки, заведенные не через специальные клоковые цепи, на FPGA работают из рук вон плохо