[jks 0]

Вероятно в планках памяти DDR/DDR2/DDR3 используют разные опорные слои (GND и VCC) для данных и адреса для уменьшения перекрестных помех через общую землю.

При наличии места или увеличении количества слоев можно было бы сделать раздельные земли для сигналов данных и сигналов адреса (в чипе земли для сигналов данных и и сигналов адреса изолированы).

Кстати в модулях памяти DDR/DDR2/DDR3 опорный уровень относительно которого сравнивается логический уровень сигнала равен половине напряжения питания и формируется вне планки модуля памяти. Поэтому можно в равной степени использовать в качестве опорного слоя либо землю либо питание.

 

Если в качестве опорного слоя использовать слой с напряжением отличным от напряжения питания наблюдается отличие в протекании тока для разных логических уровней (заряда/разряда микрополосковой линии).

 

 

Изменено 7 мая, 2012 пользователем jks

[Viper89 0]

Здравствуйте! Пытаюсь разобраться с структурой ПП и волновым сопротивлением для своего проекта( 6 BGA484 циклон3, имеется BLVDS , почти 80% всех цепей-дифф пары с заданным волновым сопротивлением 100 Ом, 7 сотен резисторов и 3 сотни кондеров). Вроде многое понятно, но все же имеется несколько вопросов.

1. Структура такая. ядра 0.1\35\35, препрег 2116. Или же есть более лучший вариант?

2. Какую толщину H1 указывать для внешнего слоя в калькуляторе Polar. Я так понимаю номинал 0.105мм после прессования изменится.

Предварительно указав номинал получил такие результаты для внешних слоев.

3. Где и какие допуска нужно обязательно включать в расчет?

4. Плата будет покрыта маской, вроде в Polar есть coated вариант, только там надо задать значения с1,с2,с3. Какие?

5. При разводке некоторые дифф. пары будут с переходными отверстиями, можно ли использовать стандартные к примеру диаметром отверстия 0.4 или 0.6 или их тоже надо просчитать?

Заранее спасибо за помощь!

[vicnic 0]

ИМХО:

1. Фольга на сигнальных слоях 18 мкм, на слоях земли-питания надо смотреть зазоры, при 200 мкм можно 35 мкм. Толщины диэлектриков разумные, но всё завязано на сопротивлении.

2. Задавайте толщину, как указали. В любом случае ваш расчёт будет предварительным. С производства получите окончательный расчёт и, если потребуется, изменения топологии.

3. Стандартные допуска +/-10%

4. Не готов ответить, не помню. Обычно считаю без маски.

5. Стандартные тут не очень подходит. Главное сразу определиться, по какому классу будете разводить плату.

Например, если BGA сшагом 1.0 мм, то можно поробовать заложить переходные 0.3 мм с площадкой 0.6 мм, минимальные проводник-зазор 0.13 мм.

Если же хотите тянуть по два проводника между переходными отверстиями, то надо уменьшать отверстия до 0.2 мм с площадкой 0.5 мм минимум и проводник зазор-закладывать 0.1 мм.

Если шаг BGA 0.8 мм, то сразу берем сложный вариант.

Смотрю структуру слоёв: считаете, что вам хватит 2 внутренних сигнальных слоёв для трассировки?

[Uree 1]

Имхо - 2 слоя лишние, которые 1.2В и смешанные 5В. Наверняка они локальны и плэйны на них можно скомбинировать на слоях 3.3/2.5В с доводкой до нужных мест по топу/боттому. Тем более не такой уж большой BGA484, чтобы не дотянуть ему питания на 8 слоях...

[Viper89 0]

vicnic, Uree спасибо за ответы! To Uree 1.2 В и смешанные 5В вправду можно в одном слое объединить что-то я сразу внимания не обратил, а разбросать думаю придется сообразить (у каждой ПЛИС своя отдельная микросхема питания, получается 6 питаний по 1.2В, и столько же по 2.5В,но все это локально).

To vicnic:

1. Больше всего меня волнуют дифф пары) Другие цепи разбросаю по возможности. Внешние слои забыл указать фольга 18мкм+35мкм металлизация.

внутренние сигнальные думаю оставлю 35мкм, иначе ядра не симметричные получаются. Вне BGA могу ли я задать для питаний переходные отверстия большего размера? Касательно дифф пар я так понимаю везде как под BGA?

[vicnic 0]

Вне BGA могу ли я задать для питаний переходные отверстия большего размера? Касательно дифф пар я так понимаю везде как под BGA?

 

Для фольги 35 мкм выдерживайте зазор-проводник 150 мкм, лучше 200 мкм.

Можете сделать разные типы переходных отверстий, запрета нет. Главное понять, имеет ли смысл. Можно вместо одно большого перехода поставить два маленьких.

Лично я стараюсь делать в плате однотипные элементы топологии.

 

[Uree 1]

Для такой многослойки 150мкм зазора, а тем более 200 - это уже перебор. Если на производстве могут собрать 8+ слойный стэк, то зазоры не более 5 милсов выдержать обязаны. Т.е. фактически 120-125мкм, стандартный, 100мкм минимальный(например под теми же ПЛИСами, чтобы вытянуть диффпары между переходными).

Так что технологически зазоры не должны быть проблемой. Другой дело длина трасс / зазоры / параллельность -> наводки. Но тут надо схему и сигналы смотреть, что можно близко трассировать, а что не желательно.

[vicnic 0]

Для такой многослойки 150мкм зазора, а тем более 200 - это уже перебор.

Ключевые слова - фольга 18 мкм. При такой фольге на внутренних слоях зазоры 100 мкм не проблема.

Если хотят фольгу 35 мкм, то надо увеличивать зазоры.

А так, я бы вообще все слои сделал на 18 мкм.

 

[Uree 1]

5/4 милса стандарт/минимум для 35мкм фольги. Для более тонкой возможны и меньшие зазоры. Хотя наверно не везде...

[vicnic 0]

5/4 милса стандарт/минимум для 35мкм фольги. Для более тонкой возможны и меньшие зазоры. Хотя наверно не везде...

 

За всех не скажу, за основу беру параметры от "эксклюзивного в двух фирмах для России поставщика" chinafastprint, он же FP.

Подозреваю, что данный проект будет делаться в тех же районах.

[Uree 1]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.

А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает:)

[vicnic 0]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.

А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает:)

 

Эти "фантастические" результаты они давно обещали, но никак хотя бы на мелко-серийное выйти не могут.

Есть надёжа, что после слияния в экстазе и деньгах с Европой дело двинется.

Если зазор-проводник меньше 150 мкм, то они не делают на 35 мкм фольге, боятся перетравов.

[Viper89 0]

Класс точности скорее всего будет 5-й. Многие дифф пары занимают 3- 4ряды, все первые заняты на 100%( не хотелось бы увеличивать число переходных отверстий при разводке дифф сигнпалов)

[Ant_m 0]

Viper89

По 4-му пункту, про маску пайки, меня тоже это интресовало. Смотрите тему:

http://electronix.ru/forum/index.php?showtopic=87272&hl=

[Vlad-od 0]

У фастпринта вообще интересные данные... проводники зазоры до 2-2.5 милса, при этом зазор проводник-переходное 4.8-5 милс. Не вижу логики - для производства, что трасса, что переходное - медь. Почему такая разница совершенно не ясно. Разве что речь о зазоре отверстие ВИА - проводник. Тогда хоть как-то логика видна.

А окончательно, как всегда, нужно говорить непосредственно с производством. Тогда будет какая-то уверенность, что поняли друг друга и то, что у вас запроектировано удастся изготовить. Хотя с китайцами даже такой метод не всегда работает:)

Мне они недавно отказались делать проводники тоньше 3милс(2.8). Так что 2-2.5 это только желаемые значения.