[Angel 0]

Есть ядро и тестбенч для него.

Функциональная симуляция проекта проходит успешно.

Но когда пытаюсь сделать Simulate Post-Fit VHDL Model получаю ошибку:

 

# ** Error: (vsim-3732) testcrcsw.vhd(39): No default binding for component at 'u1'.

# (Port 'crcswo' is not on the entity.)

# Region: /test/u1

# ** Error: (vsim-3732) testcrcsw.vhd(39): No default binding for component at 'u1'.

# (Port 'crcswi' is not on the entity.)

# Region: /test/u1

 

Симуляцию запускаю с Xilinx 7.1.

Может кто с таким сталкивался, в чем проблема ??????

[solidreg 0]

Возможно что не рекомпилировали кокого то компонента. То есть, у вас есть только симбольное обозначение этого компонента в ModelSim'e.

 

Тоже возможно что синтезатор просто не найдёт VHD этого компонента.

[Angel 0]

Возможно что не рекомпилировали кокого то компонента. То есть, у вас есть только симбольное обозначение этого компонента в ModelSim'e.

 

Тоже возможно что синтезатор просто не найдёт VHD этого компонента.

 

Как уже сказал, я заупскаю симуляцию из Xilinx 7.1, думаю он должен сам все подготовить для ModelSim-а без дополнительного вмешательства с моей стороны. И ModelSim наверно сам бы перекомпилировал то что ему нужно.

[vitus_strom 0]

никто никому ничего не должен