[Araxnid 0]

Есть схема, нужно смоделировать и просмотреть сигналы, как они идут и т.п и т.д.

Не оч понятно в чем беда, т.к в моделсиме после запуска симуляции даже сигналы тактовой частоты не идут.

В xilinxe создавал обычный тест бенч файл, с ним все окей вроде. В схеме никаких сигналов, кроме обычной логики не используется.

Сам вхдл код схемы моделсимом тоже нормально воспринимается

Изменено 10 ноября, 2011 пользователем Araxnid

[eugen_pcad_ru 0]

Simulation Library Compilation Wizard использовали?

Напишите версии пакетов, иногда это важно.

[andrew_su 1]

Есть схема, нужно смоделировать и просмотреть сигналы, как они идут и т.п и т.д.

Не оч понятно в чем беда, т.к в моделсиме после запуска симуляции даже сигналы тактовой частоты не идут.

В xilinxe создавал обычный тест бенч файл, с ним все окей вроде. В схеме никаких сигналов, кроме обычной логики не используется.

Сам вхдл код схемы моделсимом тоже нормально воспринимается

 

Добрый день

Если не секрет, выложите схему и тестбенч. Так будет проще определить, в чем проблема.

Удачи.

[Araxnid 0]

Схему не получится, извиняйте.

ise 7.1, modelsim se 6.5b.

Я насколько дальше посмотрел, то видимо проблема в том, что в самом вхдл файле, который получается в xilinxe, путем компиляции из схемы, просто не описан алгоритм работы лог. уств, использующихся в схеме.

Ну банально, идет описание какие порты в схеме, карта портов и т.п, но ничего более..пичально, но придется все руками редактировать, если тут никакого подвоха нету.

 

 

[Putnik 0]

-то есть моделирование запускается, а на всех линиях z или x?

-сигналы тестбенча правильно у вас на моделировании отображаются?

-точно правильный модуль(тестбенч) у вас запущен для моделирования?

-где те тактовые находятся которые не рисуются?

-и чего такая старая ася юзается?

[Araxnid 0]

-то есть моделирование запускается, а на всех линиях z или x?

-сигналы тестбенча правильно у вас на моделировании отображаются?

-точно правильный модуль(тестбенч) у вас запущен для моделирования?

-где те тактовые находятся которые не рисуются?

-и чего такая старая ася юзается?

 

Уже во всем разобрался, неправильно работу с сапр делал ) Сейчас все окей уже )

 

Зато вопрос другой появился, я тут проверял, как работать с пзу, и вот при запуске тест бенч файла для моделяции моделирования, в моделсиме пропадает выходный сигнал с пзу.

Входные есть, на них идет информация, а вот дата выход в моделсиме упрямо не хочет появляется..

Что не так?

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY rom_rom_sch_tb IS
END rom_rom_sch_tb;
ARCHITECTURE behavioral OF rom_rom_sch_tb IS 

  COMPONENT rom
  PORT( a0	:	IN	STD_LOGIC; 
         a1	:	IN	STD_LOGIC; 
         a2	:	IN	STD_LOGIC; 
         a3	:	IN	STD_LOGIC; 
         data	:	OUT	STD_LOGIC);
  END COMPONENT;

  SIGNAL a0	:	STD_LOGIC;
  SIGNAL a1	:	STD_LOGIC;
  SIGNAL a2	:	STD_LOGIC;
  SIGNAL a3	:	STD_LOGIC;
  SIGNAL data	:	STD_LOGIC;

BEGIN

  UUT: rom PORT MAP(
	a0 => a0, 
	a1 => a1, 
	a2 => a2, 
	a3 => a3, 
	data => data
  );

-- *** Test Bench - User Defined Section ***
  tb : PROCESS
  BEGIN
			a0 <='0';
	a1 <='0';
	a2<='0';
	a3<='0';
	wait for 5 ns;
	a0<='1';
	wait for 5 ns;
	a0<='0';
	a1<='1';
	wait for 5 ns;
	a0<='1';
	wait for 5 ns;
	a0<='0';
	a1<='0';
	a2<='1';
	wait for 5 ns;
	a0<='1';
	wait for 5 ns;
	a0<='0';
	a1<='1';
	wait for 5 ns;
	a0<='1';
	wait;
  END PROCESS;
-- *** End Test Bench - User Defined Section ***

END;

[Putnik 0]

скорее всего у вас оптимизация включена, отключите ее