[dmel70 0]

...3072х3072 30Гц -> 12x 1024х768 60Гц с удвоением частоты).

 

А вообще реально взять такое разрешение?

3072х3072 30Гц х 3 байта = (много). Делим это на 2 (т.к. Dual link) и получаем 425 МГц на выходе при 48 битной шине

 

Я разрабатывал похожее устройство, но с более скромными характеристиками DVI master контроллер для светодиодных экранов. Но разрешение всего 1024х768( в основном использовалось 800х600). Я использовал недорогой DVI receiver TFP201 . Его хватило с головой.

Кто-то встречал receiver, у которого Output Pixel Rates почти 500 МГц при 2-Pixels Per Clock ?

 

Или я что-то неправильно посчитал?

 

Разработка и стоимость этого устройства получается довольно дорогой. Наверное стоит поискать готовые устройства. В студийном оборудовании наверняка есть готовые такие устройства.

Изменено 23 сентября, 2011 пользователем dmel70

[KnightIgor 2]

Сейчас идут размышление в сторону увеличения кол-ва выходов:

Для 16:10 дисплеев можно раздать на 9 выходов (3840х2400 30Гц -> 9x 1280x800 60Гц с удвоением частоты).

Для 4:3 дисплеев - на 12 выходов (3072х3072 30Гц -> 12x 1024х768 60Гц с удвоением частоты).

На выходы удобно бы поставить HDMI разъемы для экономии места.

Устройство может быть два в одном - режимы для 16:10 или для 4:3 выбираются перемычкой на плате. В случае выбора режима 16:10 работают только 9 из 12 выходов.

 

Итак, при 5% добавке на служебную информацию (синхронизацию) частота пикселей (3840x2400x30Hz)*1.05=290MHz. Теперь вопрос, а есть ли такие DVI приемо-передатчики? Работал с TFP401A, который, согласно спецификации поддерживает до 1600х1200x85Hz (пиксельную частоту до 165MHz). Есть еще TFP403, который поддерживает FullHD (1920x1200) при 60Hz. Уже видно, для 3840x2400 надо четыре таких, т.к. я сомневаюсь, что даже при 30Hz TFP403 поймет "полосу" изображения в, скажем, 1920х2400 или 3840х1200.

 

P.S. Кое-что нашел: Silicon Image, Explore Mic.

 

P.P.S. Стало интересно. Поискал.

 

Итак, если рассмотреть первую задачу (9х выходов разрешением 1280х800), можно взять 9x DualPort RAM 36x1M CYD36S36V18 (Cypress), подключить к каждой по DVI передатчику TFP410 (TI) и протактировать всю эту команду общим блоком, создав выходные видеофреймы, обрамленные VSYNC, HSYNC и т.п. Это будет выборка с частотой 60 кадров/сек.

 

На входе сидит может быть даже один единственный SiL7181, который через адресный преобразователь (mapper) на какой-либо разумной FPGA (например, A3P250 Actel/MicroSemi) и под её же управлением распихивает принимаемые данные по вышеупомянутым RAM. Не забыть EEPROM с правильной EDID, чтобы источник видеосигнала распознавал такое устройство как нормальный монитор.

 

Реально такая вещь делается быстро. $20K за нее цена разумная, т.к. надо учесть квалификацию разработчика, но можно и дешевле.

 

Что касаемо слить в одном устройстве 9х 16:10 и 12х 4:3, то это явно удорожает разработку, т.к. требования по распределению памяти получаются накладывающимися друг на друга, и разрулить потоки данных будет сложнее. Я бы сделал просто два совершенно разных устройства для каждой конфигурации: вряд ли в "полевых" условиях нужна быстрая реконфигурация; я предполагаю, что такая система один раз устанавливается, и дело с концом.

 

Необходимо спроектировать саму плату (схема, печатка, монтаж, прошивки), корпус мы разрабатаем своими силами.

Подход не совсем верный. Плату надо делать под корпус. Или во всяком случае интерактивно и итеративно, но конструктив, по моему мнению и опыту, должен стоять на первом месте.

 

Изменено 23 сентября, 2011 пользователем KnightIgor

[NickS 0]

Dual Link - В пределе это два канала по 165 MPix/s итого 330Mpix/s

Чины такие есть, на крайняк можно поставить два однолинковых.

 

9-ю DualPort RAM 36x1M CYD36S36V18 (Cypress) не обойтись

выходное разрешение 1280x800 - это 3MB на весь экран.

А с учетом удобного разделения по адресам потребуется 6МБ

так что чипы требуются на 8МБайт. на каждый выходной канал.

А еще очените количество ножек требуемых от FPGA для подключения к такой прорве памяти.

И в какой чип эта FPGA влезет, и сколько слоев потребуется на плате,

и во что станет разработка такой платы.

 

Это к вопросу о цене, и что можно поменьше.

Это еще не касаясь нюансов описания алгоритма на FPGA.

И еще инциализация приемнико, передатчиков DVI.

 

 

[KnightIgor 2]

9-ю DualPort RAM 36x1M CYD36S36V18 (Cypress) не обойтись

выходное разрешение 1280x800 - это 3MB на весь экран.

 

1280х800=1024000 пикселей (чуть меньше 1M), каждый - 24 бита. Память CYD36S36V18 - это 1M 36-ти битных слов (задумана для LCD панелей с 18-ти битным цветом)! Так что одно слово - сразу один пиксель.

 

А с учетом удобного разделения по адресам потребуется 6МБ.

так что чипы требуются на 8МБайт. на каждый выходной канал.

 

Конечно, 1M памяти, как я предложил, не позволяет делать двойную буферизацию, которая, конечно, была бы желательна, чтобы не видеть артефакты изображения, когда новый кадр накладывается на старый. Ладно, берем две CYD36S36V18 на каждый выходной экранчик.

 

А еще очените количество ножек требуемых от FPGA для подключения к такой прорве памяти.

 

Давайте заценим. Шина данных 48 бит от DVI приемника мультиплексируется в одну 24(36) бит с помощью буферов; расходовать на это FPGA неразумно.

Пусть возьмем двойную буферизацию через DualRAM (2M), то есть нам нужно будет 21 бит к "памятям" плюс 4 бита на выборку чипа памяти через внешний 4->9 демультиплексор или эти 9 линий, если встроить все в FPGA. Это скромные 30 ножек. Выборка же из DualRAM ведется всеми блоками одновременно и синхронно. То есть, еще 21 бит. Ну, на всякое управление еще надо 12-15. Итого 30+21+15=66. A3P250 в TQFP100 предлагает 68. А можно и TQFP144 взять.

 

И в какой чип эта FPGA влезет, и сколько слоев потребуется на плате,

и во что станет разработка такой платы.

 

Думаю, что в 6 слоев влезет. Да, 6 слоев это дороже 4-х, но вся кухня весьма регулярная, посему трассировка будет без заморочек.

 

Это еще не касаясь нюансов описания алгоритма на FPGA.

 

Там алгоритма как такового и нет. Все тактируется внешними сигналами: синхронизация от приемника и генерация для передатчиков.

 

И еще инциализация приемнико, передатчиков DVI.

 

Это чистое железо, инициализация не требуется. Гляньте мануалы.

 

 

[aaarrr 63]

Ладно, берем две CYD36S36V18 на каждый выходной экранчик.

Итого только память $1000 на канал. Действительно, чего мелочиться?

 

расходовать на это FPGA неразумно.

Какие буферы и мультиплексоры поставите на 165MHz?

 

A3P250 в TQFP100 предлагает 68. А можно и TQFP144 взять.

Уже память выбрали в PBGA-484, можно не стесняться.

 

Там алгоритма как такового и нет. Все тактируется внешними сигналами: синхронизация от приемника и генерация для передатчиков.

За выходные справитесь?

 

Это чистое железо, инициализация не требуется. Гляньте мануалы.

Без минимальной инициализации не работают практически никакие приемники/передатчики. Гляньте мануалы.

[Gogan 0]

Приветствую всех.

Спасибо за проявленный интерес к этой теме.

Сейчас немножко оторвался от процесса, но слежу за всеми письмами и за темой.

Нам с ребятами нужно обсудить экономическую целесообразность этого проекта.

На следующий неделе будем принимать решение.

[dmel70 0]

Итого только память $1000 на канал. Действительно, чего мелочиться?

 

Что-то дорогая память. Я вообще использовал память SDRAM стоимостью в районе 20 баксов. Конечно, объем у меня меньше требовался.

Может вообще использовать планку DDR2 с компа? гиговые планки копейки сейчас стоят.

Но это так, мысли вслух. Я с такими планками еще не работал. Может ее очень сложно к ПЛИС подцепить? Пусть знающие выскажут свое мнение на этот счет.

 

Вообще, мне кажется, если такое устройство уже есть в природе, то просто его нужно купить, содрать с него всю структуру. Ресиверы, трансмиттеры, память и т.п. оставить такие-же, ну а управление (ПЛИС с контроллерами) свое прилепить и софт написать, чтобы на чужие грабли не наступать и ускорить сроки разработки устройства.

Ну а если такого устройства в природе нет, тогда чистый креатив.

 

[KnightIgor 2]

1. За выходные справитесь?

2. Без минимальной инициализации не работают практически никакие приемники/передатчики. Гляньте мануалы.

 

1. Ой, да ладно! Кто говорил о выходных? Но алгоритма там нет. FPGA реализует жесткую логику, никаких state machine. Надо эту логику описать в VHDL, и все.

2. Скажем, TFP401/410 правда не требуют никакой инициализации. Достаточно повязать соответствующие режимные выводы на нужные потенциалы.

 

Вот тут и здесь подобное мной реализовано. Я не теоретизирую.

Изменено 26 сентября, 2011 пользователем KnightIgor

[aaarrr 63]

Вот тут и здесь подобное мной реализовано.

Вай, знакомая тематика :)

 

Я не теоретизирую.

Вот именно что теоретизируете в данном случае. Иначе не было бы в вашей раскладке безумно дорогой памяти и буферов/мультиплексоров для экономии ресурса FPGA.

[Gogan 0]

Всем добрый день.

Свесив все за и против, мы решили сейчас приостановить этот заказ. Мы для себя поняли стоимость разработки и примерно стоимость изделия на выходе, и решили сейчас не вкладывать в эту разработку..

Спасибо всем откликнувшимся за варианты решений, а также за потраченное время.

Тему закрываю.

Изменено 26 сентября, 2011 пользователем Gogan