Перейти к содержанию
    

Как в тесте на VHDL, соденить вход схемы с выходом

Недавно начал писать тесты на VHDL, столкнулся с такой проблемкой

 

Есть проект, где нужно соеденить выход схемы с ее же входом, как корректно описать это в тестбенче?

Простое присваивание типа

Frame_Rd <= Frame_Wr; (Frame_Rd-вход, Frame_Wr-выход) после бегина, не работает, сигнал Frame_Rd в X-состоянии в behavioral симуляции.

Присваивание типа Frame_Rd <= Frame_Wr, в компоненте также приводит к Х.

 

Как правильно сделать?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Frame_Wr <= Frame_Rd; -- должно быть хорошо.

 

Только не забудь в симуляторе присваивание начяльное значение порта Frame_Rd. Иначе вы всё равно получите "X".

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Frame_Wr <= Frame_Rd;  -- должно быть хорошо.

 

Только не забудь в симуляторе присваивание начяльное значение порта Frame_Rd. Иначе вы всё равно получите "X".

 

Нет, не работает, до wait 100ns; держит начальное значение, а потом Х. :(

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

всем спасибо, разобрался сам.

строку Frame_Wr <= Frame_Rd; написал в теле процесса, где задаю входные воздействия, а надо было вне процесса!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...