[balakhonoff 0]

объясните пожалуйста что-такое Cycle Latency(циклическая задержка?), и почему оно существенно различается для различных архитектур фильтра (Systolic Multiply accumulate, Transpose Multiply ... , Distributed arithmetic) и, собственно, что это за архитектура в данном случае?

например, я пытаюсь заменить фнч на фнч с лучшей характеристикой, беру больше коэффициентов и новую версию фильтер компиллера (от ксайлинкса), после чего замечаю что cycle latency был 29 а стал 14. будет ли это влиять на систему и как?

Изменено 12 июля, 2011 пользователем Гусь

[balakhonoff 0]

правда никто не знает?

[Kuzmi4 0]

DS534 всё знает

Cycle latency specifies the number of clock cycles from RFD being deasserted

(indicating an input sample has been accepted from the DIN port) to the assertion of RDY, indicating a

valid output has been generated by the filter.

[balakhonoff 0]

а можно по русски? до меня не доходит все-таки

[des00 25]

а можно по русски? до меня не доходит все-таки

раздел сабжевого даташита Core Symbol and Port Definitions вам не помогает ?