[ViKo 1]

Имею в проекте интерфейс Bus_i, в нем внутреннюю шину data. Интерфейс создан в топ-модуле.

Имею модуль Bridge, в который подключен интерфейс Bus_i.master, и другие модули, в них подключен интерфейс Bus_i.slave.

module Top_m (...
);
  Bus_i Bus(.*);
  Bridge_m Bridge(... .*);
endmodule : Top_m

interface Bus_i;
  wire   [15:0] data;
  modport master (...
    inout data
  );
  modport slave (...
    inout data
  );
endinterface : Bus_i

module Bridge_m (...
  Bus_i.master  Bus
);
endmodule : Bridge_m

TimeQuest находил (теперь не находит, но вопрос остался) отрицательные зазоры между slave модулями, из которых читаются данные, и модулями, в которые записываются. Через шину data, я думаю. На мой взгляд, это проверять не нужно. Хочу запретить, но не знаю как. Перечислю варианты, не прошедшие. Quartus 9.1 жалуется, что не находит таких аргументов. Фантазия на исходе.

  set_false_path -through [get_nets Bus|data[*]]
  set_false_path -through [get_cells Bridge|Bus.data[*]]
  set_false_path -through [get_registers Bridge|Bus.data[*]]
  set_false_path -through [get_nets Bridge|Bus|data[*]]
  set_false_path -through [get_keepers data[*]]

Как?

 

 

[ViKo 1]

Ответ:

В Quartus или TimeQuest можно разглядеть имена цепей такого вида (из-за мультиплексора шины, наверное):

Bridge|Bus.data[0]~2

Bridge|Bus.data[7]~31

 

Для задания констрейнов можно было использовать один из вариантов (подхватывает ли все нужные цепи, не знаю, но предупреждения, что не находит, не пишет):

set_false_path -through [get_nets Bridge|Bus.data[*]~*]
set_false_path -through [get_nets Bridge|Bus.data[*]*]