[alex_k 0]

Если не предполагаеться использовать паралельно подключенные несколько

микросхем и переключать их CS и нет надобности управлять маской при записи DM можно ли просто повесить данные сигналы на землю. Необходимость возникла в связи с катастрофической недостачей контактов на фпга.

[oval 0]

Если не предполагаеться использовать паралельно подключенные несколько

микросхем и переключать их CS и нет надобности управлять маской при записи DM можно ли просто повесить данные сигналы на землю. Необходимость возникла в связи с катастрофической недостачей контактов на фпга.

<{POST_SNAPBACK}>

 

Да, можно. Однако, что касается CS, то нужно будет правильно управлять остальными сигналами управления (CAS, RAS). Некоторые контроллеры SDRAM используют функциональность CS при подаче команд SDRAM. По DM ограничений не встречал.

 

Удачи

[maksya 0]

Да нет никаких проблем, и при чем здесь некоторые контроллеры... CS используется именно для выбора внешнего банка (фактически микросхемы в DIMM'е). Если такая микросхема одна то и CS не нужен. Управление памятью идет с помощью сигналов RAS, CAS и WE, а CS=HIGH только для команды DESELECT, использовать которую в вашем случае нет совершенно никакой необходимости.

 

Что касается маски, то в стандарте JEDEC прописано, что данный сигнал используется только при выполнении опрерации записи для маскирования записываемых данных. Если DM=LOW то данные записываются, в остальных случаях сигнал DM=DONT CARE. Поэтому здесь тоже не вижу проблем.

 

P.S.: захочется еще освободить контакты FPGA - сокращайте адресные биты.

[v_mirgorodsky 0]

Да нет никаких проблем, и при чем здесь некоторые контроллеры... CS используется именно для выбора внешнего банка (фактически микросхемы в DIMM'е). Если такая микросхема одна то и CS не нужен. Управление памятью идет с помощью сигналов RAS, CAS и WE, а CS=HIGH только для команды DESELECT, использовать которую в вашем случае нет совершенно никакой необходимости.

 

Что касается маски, то в стандарте JEDEC прописано, что данный сигнал используется только при выполнении опрерации записи для маскирования записываемых данных. Если DM=LOW то данные записываются, в остальных случаях сигнал DM=DONT CARE. Поэтому здесь тоже не вижу проблем.

 

P.S.: захочется еще освободить контакты FPGA - сокращайте адресные биты.

<{POST_SNAPBACK}>

 

А можно еще такой вопрос. Сигналы CS, DM и все остальные передаются по стандарту SSTL-II, который жестко определяет границы в которых может изменяться сигнал, по крайней мере я так понял из документации на стандарт. Как тогда быть с этим? Более того, вход CKE изначально сделан так, что после подачи питания "понимает" CMOS уровень логического нуля, а после подачи на него SSTL-II единицы переходит в режим приема SSTL-II уровней напряжения. Таким образом закорачивание сигналов DDR SDRAM на землю или питание стандартом не предусмотрены :( Как быть с этим?

[alex_k 0]

В даташитах на микроновскую и самсунговскую DDR SDRAM память приведены логические уровни нуля и единицы (декларируется что они соответствуют стандарту SSTL-II):

 

MIN MAX

Input High (Logic 1) Voltage Vref+0.15 Vdd+0.3

Input Low (Logic 0) Voltage -0.3 Vref-0.15

 

 

Вроде из этого следует, что неиспользуемые CS и DM можно подключить к земле, таблице приведенной в даташите это не противоречит.

 

Есть ли какие нибудь по этому поводу идеи (замечания)?.

[v_mirgorodsky 0]

Не знаю, знал бы - не спрашивал. У моего напарника есть мнение, что цветная картинка в даташите относится только к динамическим характеристикам сигнала, статические же по его убеждению не должны выходить за рамки операционных значений, указанных в даташите. Я же думаю, что сигнал должен всегда оставаться в пределах зоны, определяемой стандартом на данный сигнальный протокол. Мы не уверены точно какой из двух подходов правилен.

[alex_k 0]

Посмотрел исходник контроллера DDR SDRAM от Xilinx, так у них сигналам CS и DM просто присваивается "0".

Кто нить реально подключал CS или DM на землю (минуя подключение их ПЛИС), отзовитесь!!!. Подтвердите предположение, пожалуйста, что будет работать, а то плата уже в трассировке, а ощущение что можно потом попасть в большую ж-у приследует ежеминутно.

[Gorby 6]

Посмотрел исходник контроллера DDR SDRAM от Xilinx, так у них сигналам CS и DM просто присваивается "0".

Кто нить реально подключал CS или DM на землю (минуя подключение их  ПЛИС), отзовитесь!!!. Подтвердите предположение, пожалуйста, что будет работать, а то плата уже в трассировке, а ощущение что можно потом попасть в большую ж-у приследует ежеминутно.

<{POST_SNAPBACK}>

 

Если подключите на землю через резистор 10-33 Ом, то точно все будет в порядке. Их кстати потом можно будет и на 0 R заменить.

[v_mirgorodsky 0]

Посмотрел исходник контроллера DDR SDRAM от Xilinx, так у них сигналам CS и DM просто присваивается "0".

Кто нить реально подключал CS или DM на землю (минуя подключение их  ПЛИС), отзовитесь!!!. Подтвердите предположение, пожалуйста, что будет работать, а то плата уже в трассировке, а ощущение что можно потом попасть в большую ж-у приследует ежеминутно.

<{POST_SNAPBACK}>

 

Логически все будет работать, главное чтобы электрически все было в порядке. Ни CS, ни DM не участвуют активно в протоколе работы памяти, потому логически все будет хорошо. Естественно, будут небольшие ограничения по функциональности по сравнению с полным подключением, но для вас они, возможно, не критичны.

[maksya 0]

Посмотрел исходник контроллера DDR SDRAM от Xilinx, так у них сигналам CS и DM просто присваивается "0".

Кто нить реально подключал CS или DM на землю (минуя подключение их  ПЛИС), отзовитесь!!!. Подтвердите предположение, пожалуйста, что будет работать, а то плата уже в трассировке, а ощущение что можно потом попасть в большую ж-у приследует ежеминутно.

<{POST_SNAPBACK}>

 

Работаю с реальным проектом, CS у памяти посажен на землю. Категорично заявлять ничего не буду, но на данном этапе тестирования память функционирует корректно (чтение/запись).

[maksya 0]

Не знаю, знал бы - не спрашивал. У моего напарника есть мнение, что цветная картинка в даташите относится только к динамическим характеристикам сигнала, статические же по его убеждению не должны выходить за рамки операционных значений, указанных в даташите. Я же думаю, что сигнал должен всегда оставаться в пределах зоны, определяемой стандартом на данный сигнальный протокол. Мы не уверены точно какой из двух подходов правилен.

<{POST_SNAPBACK}>

 

Заранее приношу извинения за свою малограмотность в вопросах аналоговой схемотехники, но чего-то Я не пойму никак различия этих подходов. По мне так, раз в стандарте написано что Logic 0 Voltage = -0.3 до 1.1 (Vref-0.15), то GND полностью соответствует данному ограничению. Разве не так?