[dsp 0]

после синтеза Synplify и размещения ISE 7.1 при timing симуляции

в Activ-Hdl вываливаются сообщения и им подобные

# KERNEL: C:\Aldec\Active-HDL 6.3\vlib\OVI_Simprim/src/x_ff.v(38): $setup( negedge CE:8672513 ps, posedge CLK:8672570 ps, 524 ps );

# KERNEL: Time: 8672570 ps Iteration: 0 Instance: /sp_device/\U1/TEMP_REG_IN[1] \

TEMP_REG_IN - это один из регистров моего проекта

как это объяснить и что возможно сделать?

[CaPpuCcino 0]

после синтеза Synplify  и размещения ISE 7.1  при timing симуляции

в Activ-Hdl вываливаются сообщения и им подобные

# KERNEL: C:\Aldec\Active-HDL 6.3\vlib\OVI_Simprim/src/x_ff.v(38): $setup( negedge CE:8672513 ps, posedge CLK:8672570 ps, 524 ps );

# KERNEL: Time: 8672570 ps Iteration: 0 Instance: /sp_device/\U1/TEMP_REG_IN[1] \

TEMP_REG_IN - это один из регистров моего проекта

как это объяснить и что возможно сделать?

<{POST_SNAPBACK}>

он сообщает вам о ошибке в приметиве (после синтеза он представляет проект в терминах приметивов архитектуры ФПГА) - ошибка нарушения предустановки сигнала (физическое разграничение при временной симуляции) см. стандарт Верилога для более подробнй инфы для этих функций - временные параметры для вашего дизайна вы найдёте в .sdf файле. сама ошибка вероятно вызвана гонкой сигналов в ФПГА (data skew)