nmurzin 0 22 апреля, 2011 Опубликовано 22 апреля, 2011 · Жалоба Здравствуйте. У меня возникает потребность моделировать проект, когда проект еще не доделан до конца. Компилятор квартуса выбрасывает из проекта все "ненужные" тригеры, которые пока не задействованы. Информация о зарезанных тригерах до модел сим не доходит, и он рисует их значение как X. Есть ли в квартусе флажок, который запрещает заниматься оптимизацией логики ? То есть чтобы он синтезировал все что описано в проекте. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kuzmi4 0 22 апреля, 2011 Опубликовано 22 апреля, 2011 · Жалоба 2 nmurzin во встроенном квартусовском симуляторе была возвожность симулировать RTL, по умолчанию GATE-LEVEL симуляция (со всеми вытекающими) :laughing: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 22 апреля, 2011 Опубликовано 22 апреля, 2011 · Жалоба Советую все Ваши неиспользуемые сигналы загнать как виртуальные пины. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
slawikg 0 22 апреля, 2011 Опубликовано 22 апреля, 2011 · Жалоба Информация о зарезанных тригерах до модел сим не доходит, и он рисует их значение как X. Пока проект недоделан лучше симулировать в модел сим RTL , тогда Quartus9.1 ничего не зарежет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
