[Beby 8]

Тут как-то совсем не прозвучало в исходном задании - являются ли исходные clock (100М и 50М) связанными - т.е. понимает ли среда при Place&Route какие соотношения между этими частотами или это асинхронные тактовые частоты ?

 

Если есть асинхронщина, то будет и пара триггеров (метастабильный -> стабильный). Для достижения максимальной устойчивости работы проекта, как минимум, необходимо сделать так, чтобы линия данных между этими двумя триггерами была минимальной длины. А вот как это добиться уже зависит от конкретной ПЛИС (кстати, название среды разработки и семейство ПЛИС как-то тоже не были озвучены)...

[AlphaMil 0]

Да, частоты зависимы и генерируются от одного клока. Сейчас использую S3 и ISE 12.4. Среда понимает соотношение частот. Так может все было зря?

[Beby 8]

Да, частоты зависимы и генерируются от одного клока.

Сейчас использую S3 и ISE 12.4. Среда понимает соотношение частот.

Это хорошо, что от одного генератора. Теперь остаётся уточнить, как Вы получали эти частоты: при помощи DLL ? Хорошо бы схемку (ну или HDL описание) глянуть этого места.

 

Если всё сделать правильно, то и метастабильности не будет - а значит, всё будет тривиально (как функционально моделируется - так и работает,.. если, конечно all constraints are met).

[sazh 8]

Да, частоты зависимы и генерируются от одного клока.

 

Тицце и Шенк на этот счет

 

module in_out_flag
(
input  in_flag,
input  out_clk,
output ena_out_flag
);

reg          dff_a = 1'b0;
reg [1:0] shift_rg = 2'b00;

always @(posedge out_clk or posedge in_flag)
begin
if(in_flag)            dff_a <= 1'b1;
else                dff_a <= 1'b0;
end

always @(posedge out_clk)
begin
shift_rg <= {shift_rg[0], dff_a};
end

assign ena_out_flag = ~shift_rg[1] && shift_rg[0];

endmodule

 

[Oldring 0]

if(in_flag)            dff_a <= 1'b1;
else                dff_a <= 1'b0;
end

 

В Верилоге нельзя написать проще?

 

dff_a <= in_flag;

 

Кстати, не стоит бездумно доверять даже Т-Ш.

Его схема расширения импульсов с двумя триггерами хороша, но первый триггер тем не менее может порождать переход dff_a с нарушением сетапа выходного триггера, соответственно второй триггер может попасть в метастабильность, о чем Т-Ш забыли упомянуть. Соответственно, чтобы избежать риска метастабильности ena_out_flag, вам нужно добавить в сдвиговый регистр на вход еще один триггер, реализовав нормальный синхронизатор.

[sazh 8]

dff_a <= in_flag;

 

always @(posedge out_clk or posedge in_flag)

 

 

Это описание d триггера с асинхронной установкой в единицу.

[Oldring 0]

always @(posedge out_clk or posedge in_flag)

 

 

Это описание d триггера с асинхронной установкой в единицу.

 

Я понял. И что, это описание приводит к необходимости писать if?

[sazh 8]

Я понял. И что, это описание приводит к необходимости писать if?

 

Да, в верилоге есть некая неистественность при описании асинхронной установки.

Но VHDL еще более неистественнен

process (C, CLR)

begin

if (CLR = ’1’)then

Q <= ’0’;

elsif (C’event and C=’0’)then

Q <= D;

end if;

 

Тот же if при описании асинхронной установки.

И еще круче if при описании фронта клока, да еще с закрытием end if

Фронт клока - это фронт клока, а не приоритетность в описании

[Oldring 0]

Да, в верилоге есть некая неистественность при описании асинхронной установки.

Но VHDL еще более неистественнен

process (C, CLR)

begin

if (CLR = ’1’)then

Q <= ’0’;

elsif (C’event and C=’0’)then

Q <= D;

end if;

 

Тот же if при описании асинхронной установки.

И еще круче if при описании фронта клока, да еще с закрытием end if

Фронт клока - это фронт клока, а не приоритетность в описании

 

Еще раз спрощу. в вашем коде if просто копирует один сигнал в другой. Неужели он необходим чтобы синтезатор синтезировал триггер с асинхронным сбросом?

 

в VHDL есть стандартные функции rising_edge, falling_edge, для приведения описания к "более естественному" if falling_edge( C ) then ... end if;

Необходимость писать end if - это хорошо.

 

Вы не упустили моё дополнение про ошибку в вашем коде?

[sazh 8]

в вашем коде просто копирует один сигнал в другой.

 

Я реализовал схему из учебника. Эта схема отрабатывает импульс любой длительности в импульс длительностью нужного периода. Что и хотел иметь вопрошающий.

Все.

[LV26 0]

Да, в верилоге есть некая неистественность при описании асинхронной установки.

Но VHDL еще более неистественнен

process (C, CLR)

begin

if (CLR = '1')then

Q <= '0';

elsif (C'event and C='0')then

Q <= D;

end if;

 

Тот же if при описании асинхронной установки.

И еще круче if при описании фронта клока, да еще с закрытием end if

Фронт клока - это фронт клока, а не приоритетность в описании

 

Ничего неестественного не вижу... если конечно Вы знаете, что c if... elsif порождаются приоритетные конструкции.

Т.е. получается если активен CLR, то все равно какое значение имеет C

и тригер будет установлен в 0, что и является асинхронным сбросом. А дальше, если CLR не равен 1 смотрится - произошло-ли событие на С.

 

Все четко и прозрачно, и честно говоря не понятно, что вызывает недоумение.

 

P.S.

 

Кстати, end if относится ко всей конструкции if... elsif,а не только к elsif.

:rolleyes:

[sazh 8]

Все четко и прозрачно, и честно говоря не понятно, что вызывает недоумение.

 

Да все прозрачно. Мне все равно, на каком языке читать.

Я подумал, что это наезд на верилог со стороны ярого сторонника VHDL.

А это он меня оказывается в ошибке уличил.

Смешно.

[Oldring 0]

Я реализовал схему из учебника. Эта схема отрабатывает импульс любой длительности в импульс длительность нужного периода.

Все.

 

С риском метастабильности на выходе. Да, посмотрел еще раз в Т-Ш, и так как эта потенциально метастабильная схема растяжения импульса из двух триггеров описана у них в пункте "синхронизация импульсов" как усовершенствование обычного двухтриггерного синхронизатора, можно прийти к выводу, что Т-Ш не "забыли упомянуть про риск метастабильности", а на самом деле его не заметили.

 

В общем, еще раз повторю. Не стоит бездумно доверять учебникам.

 

Я подумал, что это наезд на верилог со стороны ярого сторонника VHDL.

А это он меня оказывается в ошибке уличил.

Смешно.

 

И в ошибке тоже уличил :laughing:

А наезд был несерьезным. Понятно, что можно написать там и без if, и синтезатор наверняка поймет правильно.

Хотелось узнать причину использования вами такой конструкции.

[sazh 8]

С риском метастабильности на выходе.

 

Да творчески я к их схеме подошел. О какой метастабильности речь идет, там 3 триггера на одном клоке сидят.

Да плюс к этому клоки порождаются одним модулем.

Эта ничуть не хуже уже предложенным. Вот и все.

Про ошибку не понял.

Пожалуста, приведите свой вариант исполнения. Я постараюсь понять.

[Oldring 0]

Да творчески я к их схеме подошел. О какой метастабильности речь идет, там 3 триггера на одном клоке сидят.

Да плюс к этому клоки порождаются одним модулем.

Эта ничуть не хуже уже предложенным. Вот и все.

 

Все три на одном клоке, и тем не менее, метастабильность из-за асинхронного входа.

Асинхронный фронт входа приводит к асинхронному изменению выхода первого триггера через его вход асинхронной установки. Если это асинхронное изменение выхода первого триггера попадет в окно setup-hold второго триггера, он может попасть в метастабильность. И через комбинационную схему эта метастабильность попадает непосредственно на выход, несмотря на то, что там есть еще и третий триггер. То есть триггера три, но из них нет ни одной полноценной пары-синхронизатора.

 

Я уже предложил добавить на вход вашего сдвигового регистра еще один триггер, чтобы породить там стандартный синхронизатор.

 

Чтобы безопасно передать импульс от быстрого к медленному синхронному с ним клоку можно обойтись двумя триггерами. И без использования асинхронных входов триггеров, что всегда чревато проблемами.