[javalenok 0]

Откопал JEDEC спецификацию. Но всё равно не понятно. Почему банков (clock en и селекта) два, а клоков - три? Как замаплены S0 и S1 на CS-ы: тупо или через декодер, который не позволит выбрать оба ранга одновременно? Почиму об этом нигде не сказано?

[javalenok 0]

(источник)

Из картинки вроде бы понятно что CS никуда не декодируются. Но что с клоками? Зачем их три штуки?

Там же объяснение

DDR SDRAM modules operate from differential clock

inputs (CK and CK#); the crossing of CK going HIGH and

CK# going LOW will be referred to as the positive edge of

CK. Commands (address and control signals) are registered

at every positive edge of CK. Input data is registered on both

edges of DQS, and output data is referenced to both edges of

DQS, as well as to both edges of CK.

больше похоже на кусок спецификации DDR SDRAM. Этим производители чипов занимаются. На каждом чипе один клок. Как вы три дим клока подключаете к чипам, гады?

 

[Kompot 0]

больше похоже на кусок спецификации DDR SDRAM. Этим производители чипов занимаются. На каждом чипе один клок. Как вы три дим клока подключаете к чипам, гады?

 

 

Ну так внизу справа на приведенной вами схеме DIMMа написано.

У вас 16 микросхем памяти. Нулевой клок идет на 4 из них, два остальных - на еще 6 микросхем каждый. Итого 16.

Какие проблемы?

 

PS На некоторых модулях есть микросхемы-размножители клоков.

[javalenok 0]

Спасибо.