[L_Stacey 0]

Привет всем! Пожалуйста, помогите мне разобраться в процессе проектирования на Quartus II! Было бы очень хорошо, если бы привели пример какого-нибудь проекта и расписали все действия подробно, включая создание VHDL-файлов проекта, компилирование, устранение разных ошибок при компилировании (в том числе ошибок в Timing Analysis), моделирование и симуляцию. У меня установлен Quartus II 9.0.

[edren_baton 0]

Советую для начала проделать вот это :)

http://marsohod.org/index.php/ourblog/11/86-quartussim

[canny 0]

Дайте свой адрес - я Вам кину методичку по квартусу

[L_Stacey 0]

Советую для начала проделать вот это :)

http://marsohod.org/index.php/ourblog/11/86-quartussim

Спасибо! Я уже читала данную статью.

canny, мой адрес [email protected].

[L_Stacey 0]

Подскажите пожалуйста, как устранить следующие варнинги в отчете Timing Analyzer:

Warning: Timing Analysis is analyzing one or more combinational loops as latches

Warning: Found pins functioning as undefined clocks and/or memory enables

Warning: Found 7 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew