[klop 0]

Добрый день,

 

Скажете а что нибудь кроме Altera MAX+PLUS может в репорте выдавать logic equations вида y = (~a & B) | c

 

Заранее спасибо.

 

[Beby 8]

Скажете а что нибудь кроме Altera MAX+PLUS может в репорте выдавать logic equations вида y = (~a & B) | c

Ну ISE выдавало подобные штуки в отчёте fitter'а... а дальше-то что ?

[dvladim 0]

Скажете а что нибудь кроме Altera MAX+PLUS может в репорте выдавать logic equations вида y = (~a & B) | c

Квартус подойдет?

[klop 0]

Ну ISE выдавало подобные штуки в отчёте fitter'а... а дальше-то что ?

 

А как ето увидеть? В версиях 10-11 работает или нет? Только для CPLD или нет?

[Beby 8]

А как ето увидеть? В версиях 10-11 работает или нет? Только для CPLD или нет?

Отвечать удобней в обратном порядке, хе-хе.

 

3. В Xilinx ISE: Fitter - только у CPLD, у FPGA - MAP / P&R.

 

2. Нижеприведённый пример добытый в ISE 10.1.03, из кода

library IEEE;
use IEEE.Std_Logic_1164.all;

Library UNISIM;
use UNISIM.vcomponents.all;


entity CLK is port (
    A:        in    std_logic;
    B:        in    std_logic;
    C:        in    std_logic;
    O:        out    std_logic );
end entity;


architecture Arc of CLK is begin
    O <= (not(a) and B) or C;
end architecture;

1. Запустаем Fitter Report и бредём в раздел equation, а далее выбираем вид: Abel, VHDL или Verilog.

..

 

Ну вот Вы его и увидели в отчёте fitter'а... а дальше-то что ??