ViKo 1 2 февраля, 2011 Опубликовано 2 февраля, 2011 · Жалоба если правильно помню архитектуру хилого слайса, результат в данном случае очевиден, настолько, что даже объяснений не требует %) Верю, что вам это видно. Но вот мне, в частности, не видно. Xilinx я вообще не знаю. Разбирает любопытство. Расскажете? P.S. а мой проект был на Altera Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 2 февраля, 2011 Опубликовано 2 февраля, 2011 · Жалоба если правильно помню архитектуру хилого слайса, результат в данном случае очевиден, настолько, что даже объяснений не требует %) может поделитесь опытом... ;) И расскажите поподробнее Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 2 февраля, 2011 Опубликовано 2 февраля, 2011 · Жалоба Разбирает любопытство. Расскажете? И расскажите поподробнее ну в даташите же написано, гораздо интереснее самому узнать %) Куда именно смотреть в даташите лежит в атаче. И если вернуться к корню (с точки зрения важности) в примере Leka wire [7:0] aa = ena ? a : -1; wire [7:0] bb = enb ? b : 0; то становиться очевидно, почему aa + bb будет реализована по разному в зависимости от того, куда будет подцеплены aa и bb. А вот почему авторы ИСЕ не зрят в корень и делают все в лоб, вопрос лучше им задать %) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 2 февраля, 2011 Опубликовано 2 февраля, 2011 (изменено) · Жалоба Вы бы полностью примеры выложили, с временным отчетом. А также его конкурента на ХДЛ, также с отчетом. Поразительно, но тот пример, что я приводил, в отчёте Clock Information , что в Design Summary, явно показывал выигрыш около 0.5нс при Speed Grade: -2 По приведенному фрагменту, схему которого я приводил(странно, что вызвало интерес!) library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity log_fd is Port ( clk : in STD_LOGIC; dddin : in STD_LOGIC; en : out STD_LOGIC); end log_fd; architecture fd2 of log_fd is signal dd1 : STD_LOGIC; signal dd2 : STD_LOGIC; begin ffr: process (CLK) begin if CLK'event and CLK = '1' then dd1 <= dddin; dd2 <= dd1; end if; end process; en <= dd1 and not dd2; end fd2; Кстати, в одном из вариантов, скачок быстродействия получился, когда элемент И я спрятал в следующем за этим формирователем автомате(Копилятор методично показывал критичный путь именно в этом месте) По всей видимости графические примитивы групируются на ПЛИС иначе, без учёта всего дизайна. Это скорее всего и вызывало узкое место, понижая цифры в отчёте Minimum period: хххх ns (Maximum Frequency:ххххх MHz) Тут важен сам подход. Мне пришлось перелопатить весь проект (около 20 мест) в таком-же ключе и с другими схемами в прототипе... ничего не меняя по архитектуре Изменено 3 февраля, 2011 пользователем Мур Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться