[Vitaly_K 0]

Ну и… на пригорке можно (нужно). Я вообще родом недалеко от Ваших мест (Брянская обл.) и всегда задумывался – Ну чего ж нам не хватает? Не трясет (re: Кремниевая долина), ни торнадо, ни ураганов, а вот, чего-ж-то все время не хватает… Парадокс. Сейчас больше экономикой интересуюсь, прочитал интересный текст Григорьева, который, наверное, ответит на вопрос, мучающий Виталия – почему? (почему не внедряется идея, почему отворачиваются компании, почему нет ЦАПов с двумя тактовыми входами, почему везде DDS и дробный синтез и т.д.). Все это в таком общем, отвлеченном виде, но, думаю, будет интересно – привожу для удобства кусочек (полный текст есть в свободном доступе на http://worldcrisis.ru/crisis/2478736)

Skazka.pdf

Честно говоря, ничего не понял. Зачем мне этот провод или ещё какие-то «железки»? Есть фирмы, обладающие соответстсующей технологией, способные выполнить мой проект, и у них есть интерес к этому. К примеру, ADI. Есть и другая, на Западе, где оценили мою идею. Но там тоже та же история. Запад напрочь закрыл дверь для идей со стороны (Doctrina HIH). Только свои, они сами всё знают и умеют. Как это обойти?

 

[Chenakin 13]

Назовём это ВАП - время-аналоговый преобразователь, где время меняется неравномерно и подстраивается под уровни напряжения. Напряжение - двухполярное, имеющее нечётное количество равномерно-меняющихся фиксированных уровней. Базовые уровни - напряжение ИОН и ноль. Симметричный базовый уровень - минус ИОН. Далее режем многооборотными потенциометрами некоторое нечётное количество уровней. Допустим, это 9 фиксированных уровней(1/2ИОН, 1/4 ИОН и 3/4ИОН).

Пытаюсь осмыслить сказанное. А можно какую-нибудь блок-диаграмму или временную диаграмму набросать?

 

Какую разрядность и разрешающую способность должна иметь линия задержки такого ВАП, чтобы достать самый крутой ЦАП для DDS?

Обычно для себя я стараюсь сформулировать в виде одной фразы, чтобы сначала понять на подсознательном уровне. Правильно ли я понимаю, что Вы разбиваете многоразрядный элемент вычисления периода (традиционный ЦАП) на два элемента с меньшей разрядностью (ЦАП-ВАП + цифровая задержка)? Т.е. 3-бit ВАП + 13-bit задержка, чтобы заменить самый крутой ЦАП? Может лучше пополам: 8-бit ЦАП-ВАП + 8-bit задержка? Или Вы вкладываете другой смысл?

 

Честно говоря, ничего не понял. Зачем мне этот провод или ещё какие-то «железки»? Есть фирмы, обладающие соответстсующей технологией, способные выполнить мой проект, и у них есть интерес к этому. К примеру, ADI. Есть и другая, на Западе, где оценили мою идею. Но там тоже та же история. Запад напрочь закрыл дверь для идей со стороны (Doctrina HIH). Только свои, они сами всё знают и умеют. Как это обойти?

Сделать макет и продемонстрировать (дать им померять) шумы и спуры на порядок превосходящие DDS и/или дробный синтез. Совсем не обязательно работать на высоких частотах (ГГц), сойдут и десятки МГц, но совершенно необходимо показать значительно превосходящие результаты по качеству сигнала. Сравнимые или ”чуть-чуть лучше” результаты равносильны провалу. И HIH тут не причем.

 

По конструкторскому вопросу виден серьезный пробел, восполнить который формально можно без финансовых затрат, имея в распоряжении достаточно свободного времени. А иначе, я считаю, смысла продвигать PDS никакого нет, потому что понять где и какие шумы образуются невозможно. В любой разработке должен быть человек, понимающий теорию и физику протекающих процессов целиком, всего изделия.

Я соглашусь с Алексеем. Здесь можно много БЫЛО чего сделать. К примеру. Берете Artix FPGA kit за $99 ( www.xilinx.com/products/boards-and-kits/arty.html ), который программируется через USB и включает все возможные прибамбасы, включая программное приложение Vivado. Оно, конечно, надо изрядно посидеть, чтобы его освоить, но только лишь за то время, что мы говорим тут, это можно было уже несколько раз сделать (тем более там включаются стандартные библиотеки элементов, которые бы потребовались для PDS). Далее ЦАП с двумя входами. Тут тоже что-то можно придумать. Здесь кто-то (по-моему khach) высказал идею использовать два стандартных DAC и просуммировать их выходы. Может как-то и по другому, надо думать. Опять же для примера, посмотрите здесь ( http://store.digilentinc.com/pmod-da3-one-16-bit-d-a-output/ ) – 16-bit DAC, который втыркивается в эту плату (я к тому, что не обязательно использовать именно этот DAC, а можно сделать свой прямо что ни на есть на коленке – даже не разводя плату). Виталий, Алексей прав в том, что вряд ли кто-то за Вас это все сделает. Разве что найти студента, который будет делать дипломный проект под Вашим руководством.

 

Ах, вот оно что :) Попробую развеять мифы, легенды, фобии. Клок - алгоритм формирования синуса хорошо распараллеливается, пусть даже частота ЦАП будет раз в 8/16/32 выше FPGA, биты - в алгоритме формирования синуса можно использовать аппроксимацию по Тейлору (закладывается в стандартные библиотеки), больших таблиц не нужно, ресурсов по современным меркам хватает 1%-10% от младших семейств FPGA, разрядность около 20 бит при 48 битах частоты, что на текущий момент вполне достаточно, линейность - немного посложнее, но как видели выше, вопрос решаем, ресурсов поболее, в младшие семейства быстрых FPGA уложиться можно, цена - согласен, высокая (в основном ЦАП, при оптимизации по стоимости), но когда начинаешь считать, сколько этот "кубик" может заменить/упростить, по себестоимости выходит немного дороже QS (сравнение конечных изделий), потребление - много, чем-то надо жертвовать.

Это не фобия, а желание упростить ЦАП, тем самым (а) избежать использования эксклюзивных продуктов и (б) продвинуться выше по частоте. Хотя есть и фобия – 12 GSPS интерфейс (AD9163). Не возникнут ли тут проблемы с EMI прямо на чипе, о которых Вы не раз упоминали? Или board-to-board, если через FMC?

 

…больших таблиц не нужно, ресурсов по современным меркам хватает 1%-10% от младших семейств FPGA, разрядность около 20 бит при 48 битах частоты, что на текущий момент вполне достаточно, линейность - немного посложнее, но как видели выше, вопрос решаем, ресурсов поболее, в младшие семейства быстрых FPGA уложиться можно…

Что Вы имеете в виду под ”младшим семейством быстрых FPGA”? Например, в тот самый Artix (см. выше) можно уложиться?

Изменено 19 октября, 2016 пользователем Chenakin

[VCO 0]

Пытаюсь осмыслить сказанное. А можно какую-нибудь блок-диаграмму или временную диаграмму набросать?

Хорошо, нарисую и блок-диаграму, и временную диаграмму, но уже в сравнении с аналогичным режимом работы ЦАП.

Вижу, что эта тема кроме Вас больше никого не заинтересовала, поэтому это будет скорее диалог, чем мозговой штурм.

Хотя, возможно, что другие участники тоже подтянутся к обсуждению, поэтому буду раскручивать идею поступательно.

Обычно для себя я стараюсь сформулировать в виде одной фразы, чтобы сначала понять на подсознательном уровне. Правильно ли я понимаю, что Вы разбиваете многоразрядный элемент вычисления периода (традиционный ЦАП) на два элемента с меньшей разрядностью (ЦАП-ВАП + цифровая задержка)? Т.е. 3-бit ВАП + 13-bit задержка, чтобы заменить самый крутой ЦАП? Может лучше пополам: 8-бit ЦАП-ВАП + 8-bit задержка? Или Вы вкладываете другой смысл?

Я вкладываю другой смысл. Нам нет необходимости рисовать подробно весь синус (а как я понял мы на нём и остановились),

если нам надо лишь обозначить его характеристические точки. В данном случае на один период синуса придётся 16 точек, причём вожделенные точки пересечения нуля уже обозначены с какой-то погрешностью. Если построить синус с помощью ЦАП, где его тактовая частота будет в 16 раз выше частоты выходного сигнала, то в эти нулевые точки мы будем редко попадать достаточно точно.

И как Вы справедливо заметили, будем рисовать "ненужные" участки синуса каждый раз по-разному N-ное количество периодов до достижения исходной точки, т.о. формируя эти самые зловредные спуры и джиттер (шумы). В первом же случае, мы будем попадать в нужные точки с ошибкой программируемой ЛЗ. Задача в том, чтобы сравнить, в каком случае инструмент будет работать точнее и предсказуемее.

 

По большому счёту, тут нужно полное математическое моделирование в Матлабе, в котором я не силён. Изучить не проблема, но сначала хочу определиться с другим инструментом - программируемой ЛЗ.

[rloc 49]

Что Вы имеете в виду под ”младшим семейством быстрых FPGA”? Например, в тот самый Artix (см. выше) можно уложиться?

Kintex, все упирается в быстродействие ввода-вывода, да и потребление меньше на высоких частотах. К примеру при тактовой 400x8=3.2ГГц вполне хватит XC7K70T, надо посчитать, возможно и для 400x16=6.4ГГц подойдет. Тут вообще ситуация интересная, у Xilinx есть корпус в формате FBG, дешевый, но якобы быстродействие меньше, а по факту - не хуже (не понимаю этой ситуации, маркетинг?). При наличии 8 трансиверов GTX, уже можно управлять AD9162/63/64 на 12 GSPS. Жаль нет задачи оптимизации по стоимости.

[Vitaly_K 0]

Сделать макет и продемонстрировать (дать им померять) шумы и спуры на порядок превосходящие DDS и/или дробный синтез. Совсем не обязательно работать на высоких частотах (ГГц), сойдут и десятки МГц, но совершенно необходимо показать значительно превосходящие результаты по качеству сигнала. Сравнимые или ”чуть-чуть лучше” результаты равносильны провалу. И HIH тут не причем.

Из Интернета:

«NIH-синдром, то есть синдром неприятия чужой разработки (The not invented here syndrome), - это явление, при котором группы в организации сопротивпяются идеям, поступившим из внешних источников, в результате чего тратятся напрасные усилия на проведение неэффективных разработок (то есть «изобретение колеса»).

Там много статей на эту тему с множеством примеров.

К тому же я сомневаюсь, что в ADI, например, что-то макетируют на «рассыпухе», прежде чем поставить разработку на пластину. Они моделируют в Спайсе и результатам доверяют. Тот же путь прошёл и мой PDS, и они были очень даже довольны, собирались ставить проект на пластину в виде MPW – несколько образцов для пробы. Но, видимо, сверху поступила команда NIH. Тем и закончилось.

Изменено 20 октября, 2016 пользователем Vitaly_K

[VCO 0]

Из Интернета:

«NIH-синдром, то есть синдром неприятия чужой разработки (The not invented here syndrome), - это явление, при котором группы в организации сопротивпяются идеям, поступившим из внешних источников, в результате чего тратятся напрасные усилия на проведение неэффективных разработок (то есть «изобретение колеса»).

Там много статей на эту тему с множеством примеров.

Только Вы этот термин неправильно восприняли. Согласен с Александром - NIH абсолютно не причём.

Этот термин применим к защищённым патентами и другими способами продуктов, методов и технологий.

На худой конец он относится к методам и технологиям, вызывающим недоверие или подозрение.

У вас же срок действия патента давно истёк, всё выложено и разжёвано, хоть бери и делай без Вас.

Если Вы говорите, что метод в ADI оценили и проверили в симуляторе, термин NIH тут не применим.

[Vitaly_K 0]

Только Вы этот термин неправильно восприняли. Согласен с Александром - NIH абсолютно не причём.

Этот термин применим к защищённым патентами и другими способами продуктов, методов и технологий.

На худой конец он относится к методам и технологиям, вызывающим недоверие или подозрение.

У вас же срок действия патента давно истёк, всё выложено и разжёвано, хоть бери и делай без Вас.

Если Вы говорите, что метод в ADI оценили и проверили в симуляторе, термин NIH тут не применим.

Не в ту степь. В то время мой патент был ещё много дальнейших лет в силе. Это сейчас его срок истёк. Но за эти 20 лет появились новые усовершенствования, позволяющие дальнейшее улучшение характеристик. И куда мне с ними? Не хотите ли быть соавтором нового патента? А то мне девать это некуда.

________.zip

Изменено 20 октября, 2016 пользователем Vitaly_K

[VCO 0]

Но за эти 20 лет появились новые усовершенствования, позволяющие дальнейшее улучшение характеристик. И куда мне с ними? Не хотите ли быть соавтором нового патента? А то мне девать это некуда.

Не имею права по закону. Лица, оформляющие патент или оплачивающие его, соавторами быть не могут.

Сам метод нам бы очень подошёл, но реализовать его в одиночку мне скорее всего совсем не по силам.

Кроме того, время для экспериментальных разработок заканчивается, я снова дико загружаюсь с 2017 года.

Оставшиеся 2 месяца вылизываю генератор на ДР и генератор на ДНЗ на 11 ГГц. Сравниваем, что лучше.

Единственное, что мог бы сделать, ещё раз спросить шефа, не хочет ли он реализовать усовершенствованный метод. Но отрицательный ответ могу предвидеть, дай бог если ошибаюсь.

Основной камень преткновения - дефицит ПЛИСоводов и их дикая загруженность, а я - не ПЛИСовод.

 

P.S.: Я также с надеждой ожидал выхода нового чипа PDS-синтезатора, как и Вы, и точно также сильно разочарован...

[Chenakin 13]

Kintex, все упирается в быстродействие ввода-вывода, да и потребление меньше на высоких частотах. К примеру при тактовой 400x8=3.2ГГц вполне хватит XC7K70T, надо посчитать, возможно и для 400x16=6.4ГГц подойдет. Тут вообще ситуация интересная, у Xilinx есть корпус в формате FBG, дешевый, но якобы быстродействие меньше, а по факту - не хуже (не понимаю этой ситуации, маркетинг?). При наличии 8 трансиверов GTX, уже можно управлять AD9162/63/64 на 12 GSPS. Жаль нет задачи оптимизации по стоимости.

Вот с этим вводом-выводом и хочу разобраться. Во-первых, 12GSPS в AD916x – это с интерполяцией. Как это может сказаться на спектре, может выгоднее использовать “честный” 6GSPS и умножить выход на 2 потом? Тогда в FPGA можно обойтись GTP и перейти на Artix, разница в цене существенная (см. табл.). Другой вопрос – а сколько трансиверов в FPGA надо? В AD916x 8 SERDIN линий. Значит ли это, что нужно 8 GT трансиверов в FPGA или один можно отконфигурировать (тогда можно было бы перейти на меньший Artix и ещё сбить цену)? Sorry, если вопрос глупым покажется, тут полный пробел, который хотелось бы восполнить.

 

[Dimidrol 0]

Chenakin

По трансиверам есть таблица в даташите.

https://yadi.sk/i/qPp3r2wXxGfXN

Одним словом нужная конфигурация трансиверов зависит от режима в котором будет использоваться ЦАП.

 

Причем, чем меньше интерполяция, тем больше нужно трансиверов.

 

А также мелким шрифтом написано что, если хочется режим без интерполяции, то больше 5 ГГц интерфейс не потянет, какую бы ПЛИС вы не взяли.

 

На сколько я понимаю, режимы с интерполяцией режут полосу сигнала, ну и, конечно, в них мнеше нагрузка на интерфейс (можно взять более дешевую ПЛИС). Но одновременно в этих режимах можно уже использовать более высокую тактовую частоту самого ЦАПа, что позитивно должно сказаться на спурах в полосе. Но при этом, еще раз повторяю, теряется полоса синтезируемого сигнала.

 

Ко всему к этому внутри стоит квадратурный модулятор, который может закидывать вашу полосу на нужную частоту. Но это может быть полезно для связи и т.п., а вот в вашем случае это вряд ли нужно.

 

Таким образом вывод можно сделать следующий, что в классическом режиме тактовая частота ЦАПа ограничена 5 ГГц, и для достижения работы на данной частоте ПЛИС должна иметь не менее 8 трансиверов. Причем быстрых трансиверов, со скоростью не менее 12.5 Gb/s.

 

Единственное, что хорошо в этом ЦАПе, так это разрядность 16 бит, во всем остальном очень много маркетинга. Если бы не это, я бы посоветовал обратить внимание на ЦАПы фирмы E2V, на сайте они обещают 4,5 ГГц/12 бит, но вроде на сайте у них не всё выложено. Интерфейс у них не JESD204, а обычный, параллельный. Правда ПЛИСина все-равно нужна быстрая, как ни крути. По нашему опыту работы с разными фирмами, ЦАПы у E2V более "честные", что ли.

[rloc 49]

Вот с этим вводом-выводом и хочу разобраться. Во-первых, 12GSPS в AD916x – это с интерполяцией. Как это может сказаться на спектре, может выгоднее использовать “честный” 6GSPS и умножить выход на 2 потом?

Да, с интерполяцией, данные на вход поступают с меньшей частотой (минимум - вдвое), внутри поток расширяется до тактовой частоты и фильтруется. Есть и режим без интерполяции, какие данные поступили, такие и выдаются. Но в любом случае нужны как минимум GTX трансиверы - максимальный поток данных составляет 12.5 Гб/с * 8 линий = 6.25 Гб/с * 16 разрядов, причем за счет блочного кодирования с коррекцией ошибок он несколько снижается (если не изменяет память, по одной линии передается последовательно 10 бит, из них полезных - 8 бит). Таким образом при "честном" режиме без интерполяции при скорости интерфейса 12.5GSPS частота ЦАП не может превышать 12.5*0.5*(8/10) = 5 ГГц. Здесь я полностью согласен с dm.pogrebnoy

 

А также мелким шрифтом написано что, если хочется режим без интерполяции, то больше 5 ГГц интерфейс не потянет, какую бы ПЛИС вы не взяли.

 

Другой вопрос – а сколько трансиверов в FPGA надо? В AD916x 8 SERDIN линий. Значит ли это, что нужно 8 GT трансиверов в FPGA или один можно отконфигурировать (тогда можно было бы перейти на меньший Artix и ещё сбить цену)?

Если хотим задействовать максимальную полосу, а для линеаризации это важно, то нужно 8 GTX на максимальной скорости. Остальные комбинации режимов подробно расписаны в таблице.

 

На сколько я понимаю, режимы с интерполяцией режут полосу сигнала, ну и, конечно, в них мнеше нагрузка на интерфейс (можно взять более дешевую ПЛИС). Но одновременно в этих режимах можно уже использовать более высокую тактовую частоту самого ЦАПа, что позитивно должно сказаться на спурах в полосе. Но при этом, еще раз повторяю, теряется полоса синтезируемого сигнала.

Ко всему к этому внутри стоит квадратурный модулятор, который может закидывать вашу полосу на нужную частоту. Но это может быть полезно для связи и т.п., а вот в вашем случае это вряд ли нужно.

Что лучше скажется на спурах - вопрос спорный. По моим наблюдениям, и не только, включение интерполирующих фильтров негативно сказывается на ЭМС внутри кристалла (по другим микросхемам), и лучше вынести цифровую часть подальше, т.е. режим с меньшей частотой оказывается более предпочтительным, чем с большей частотой и фильтрацией внутри. А фильтрация - это достаточно серьезная мат. обработка с большим объемом вычислений и потреблением. Сразу сделаю оговорку: речь о применении ЦАП в синтезаторной схеме, а не для связных задач. Кстати в AD916x есть режим DDS и формально можно управлять только по SPI со скоростью до 100 МГц (тот самый модулятор).

 

Единственное, что хорошо в этом ЦАПе, так это разрядность 16 бит, во всем остальном очень много маркетинга. Если бы не это, я бы посоветовал обратить внимание на ЦАПы фирмы E2V, на сайте они обещают 4,5 ГГц/12 бит, но вроде на сайте у них не всё выложено. Интерфейс у них не JESD204, а обычный, параллельный. Правда ПЛИСина все-равно нужна быстрая, как ни крути. По нашему опыту работы с разными фирмами, ЦАПы у E2V более "честные", что ли.

Разрядность - дело тонкое. Более важный параметр - NSD в соотношении с тактовой частотой.

 

[Vitaly_K 0]

Кажется, догадываюсь, почему Александр Ч. оказался именно в Advanced Technologies, Micro Lambda Wireless, но, возможно, и ошибаюсь. Лучше, если бы он сам об этом рассказал. Тут есть две версии: то ли он сам сделал такой выбор, то ли его упросили сделать это, и он согласился. Главное, что синтезаторное направление в этой компании находится в упадке. Характеристики слабые, ни в какое сравнение с Квиком не идут. Вот Александру и предстоит вывести это направление на достойный уровень. Думаю, ему самому будет интересно, если, конечно, будет предоставлена для этого необходимая свобода в принятии решений и, разумеется, финансирование. В общем, успехов ему на этом поприще!

 

 

[VCO 0]

Рискну предположить, что таинственный Александр Ч. со своими новаторскими подходами и взглядами на высокоскоростной Фурье-анализ спектра не нашёл себе места в отстойнике под названием Anritsu, также как и я не нашёл места со своими идеями анализаторов спектра, включающими в т.ч. вэйвлет-анализ спектра, в его теме, но не из-за автора темы, а из-за стороннего авторитетного оппонента, призывавшего расправиться со мной инвизиторскими методами

 

Инертность мышления человека преодолима только временем. Надо понимать, что передовики процесса человеческого мышления могут не дожить до понимания их мыслей. Поэтому им надо относиться к этому более легкомысленно. Моё ©

[Chenakin 13]

Таким образом вывод можно сделать следующий, что в классическом режиме тактовая частота ЦАПа ограничена 5 ГГц, и для достижения работы на данной частоте ПЛИС должна иметь не менее 8 трансиверов. Причем быстрых трансиверов, со скоростью не менее 12.5 Gb/s.

Да, с интерполяцией, данные на вход поступают с меньшей частотой (минимум - вдвое), внутри поток расширяется до тактовой частоты и фильтруется. Есть и режим без интерполяции, какие данные поступили, такие и выдаются. Но в любом случае нужны как минимум GTX трансиверы - максимальный поток данных составляет 12.5 Гб/с * 8 линий = 6.25 Гб/с * 16 разрядов, причем за счет блочного кодирования с коррекцией ошибок он несколько снижается (если не изменяет память, по одной линии передается последовательно 10 бит, из них полезных - 8 бит). Таким образом при "честном" режиме без интерполяции при скорости интерфейса 12.5GSPS частота ЦАП не может превышать 12.5*0.5*(8/10) = 5 ГГц. Здесь я полностью согласен с dm.pogrebnoy

Спасибо, разложили все по полочкам.

 

Единственное, что хорошо в этом ЦАПе, так это разрядность 16 бит, во всем остальном очень много маркетинга. Если бы не это, я бы посоветовал обратить внимание на ЦАПы фирмы E2V, на сайте они обещают 4,5 ГГц/12 бит, но вроде на сайте у них не всё выложено. Интерфейс у них не JESD204, а обычный, параллельный. Правда ПЛИСина все-равно нужна быстрая, как ни крути. По нашему опыту работы с разными фирмами, ЦАПы у E2V более "честные", что ли.

А как в этом случае лучше всего организовать интерфейс? Через обычные IOs? И насколько быстрая нужна ПЛИС (как оценить)? Тут ещё есть другие варианты с параллельным вводом, например, AD9139 (16 бит, 1.6GSPS, 0.7Watt, $26) или AD9121 (14 бит, 2.85GSPS, 1.1Watt, $59) – как “бюджетный” вариант (считая, что последующее умножение не так уж и дорого).

 

Разрядность - дело тонкое. Более важный параметр - NSD в соотношении с тактовой частотой.

Там ещё такой момент, когда идет обрезка битов с аккумуляторов на LUT (truncation). Формально эти спуры можно посчитать как 6.02xN, т.е. если брать 20 бит, то получается -120 дБн для наихудшего случая, что вроде бы более чем достаточно. Но там дальше вырисовывается большое кол-во спур меньшей амплитуды, которые превращаются в море (не цветов), что выглядит как шум. Интересно, как это будет соотносится с NSD ЦАП?

 

 

[Dimidrol 0]

А как в этом случае лучше всего организовать интерфейс? Через обычные IOs? И насколько быстрая нужна ПЛИС (как оценить)? Тут ещё есть другие варианты с параллельным вводом, например, AD9139 (16 бит, 1.6GSPS, 0.7Watt, $26) или AD9121 (14 бит, 2.85GSPS, 1.1Watt, $59) – как ”бюджетный” вариант (считая, что последующее умножение не так уж и дорого).

 

Что касается AD9139

https://yadi.sk/i/PgqssLp-xdM8x

у него всего 1150 Мвыб/с, без интерполяции. На входе у него 16 LVDS сигналов + LVDS такт, которые должны приходить от ПЛИС, в DDR режиме. Такой интерфейс (1150 Мбит/с на линию) потянет практически любая ПЛИС из последних, в т.ч. Artix-7 (начиная с -2 скорости)

https://yadi.sk/i/JCEKNvI0xdPEf

В режиме с интерполяцией понадобится и того меньше, всего 800 Мбит/с на линию.

 

По параметрам AD9121 не сходится, вы наверно имели в виду AD9129.

Там все похоже. В режиме без интеполяции 2850 Мвыб/с.

https://yadi.sk/i/WWNTqAfUxdRpa

Но передаются они уже по двум шинам по 14 бит. Соответственно 2850/2(шины)=1425Мбит/с на линию. Тут уже понадобится что-нибудь побыстрее, например Kintex-7

https://yadi.sk/i/DqYAVfeFxdSyM

 

У E2V EV12DS400A (12 бит 4,5 Гвыб/с) аналогично, только там уже 4 шины в параллель, т.е. 4500/4=1125 (Мбит/с), т.е. по скоростной нагрузке на интерфейс это даже проще, чем AD9139.

Так же еще можно посмотреть AD9739 (14 бит, 2,5 Гвыб/с), мы его успешно применяем до сих пор, должен заработать и на Artix-7, хотя в последний раз мы его гоняли на Kintex-7.

 

Там ещё такой момент, когда идет обрезка битов с аккумуляторов на LUT (truncation). Формально эти спуры можно посчитать как 6.02xN, т.е. если брать 20 бит, то получается -120 дБн для наихудшего случая, что вроде бы более чем достаточно. Но там дальше вырисовывается большое кол-во спур меньшей амплитуды, которые превращаются в море (не цветов), что выглядит как шум. Интересно, как это будет соотносится с NSD ЦАП?

Мне кажется, что сам NCO в ПЛИС реализуется ну очень точным. Памяти на это надо всего один-два блока из всей ПЛИС (а их в ней десятки, сотни или даже тысячи в зависимости от крутости самой ПЛИС). Применив Тейлоровскую коррекцию можно получить эквивалент 25 битного LUT, а может и больше (мы не пробовали, просто необходимости в этом нет).

А если еще применить размытие (dithering) на всех этапах отбрасывания бит, уж точно там все шумы будут определяться только точностью ЦАПа и ЭМС.