Skaf 0 12 декабря, 2010 Опубликовано 12 декабря, 2010 · Жалоба Всем привет. В институте дали дополнительное задание- разработать 12-и разрядный двоично-десятичный сумматор. Имеется в виду используя базовые логические элементы. Ну обычный сумматор делается проще всего на искл. или + и. А в десятичным что, контролировать появление 1010 на четырех битах? Про схему ускоренного переноса ничего в задании не сказано. Но наверное тоже можно ее применить, хуже не будет. Кто ни будь знает где можно посмотреть на схему двоично-десятичного сумматора? Хотя бы схемотично. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
xvr 12 13 декабря, 2010 Опубликовано 13 декабря, 2010 · Жалоба Решение 'в лоб': Делается ячейка 10тичного сумматора из 4х битного двоичного сумматора и схемы коррекции. Схему рисовать не чем, но на Verilog'е это будет так: module sum10(input [3:0] A, input [3:0] B, input carry_in, output [3:0] out, output carry_out); wire intermidiate_carry; wire [3:0] intermidiate_sum; assign {intermidiate_carry,intermidiate_sum} = A + B + carry_in; // Обычный сумматор с переносом wire do_dec_fixup = !intermidiate_carry & (intermidiate_sum>=10); // Определяем, не надо ли скорректировать результат, т.к. он вылез за 10 assign carry_out = do_dec_fixup | intermidiate_carry; // Формируем выходной перенос assign out = do_dec_fixup?intermidiate_sum+6:intermidiate_sum; // И выходное значение (если надо - корректируем, прибавляя константу) endmofule Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться