[juvf 17]

Собрал ниос с помощью SOPC-Builder. Компилирую. Получил кучу варнингов

Warning (10037): Verilog HDL or VHDL warning at sdram_0.v(313): conditional expression evaluates to a constant

смотрю sdram_0.v

// Delay za_valid to match registered data.
  always @(posedge clk or negedge reset_n)
    begin
      if (reset_n == 0)
          za_valid <= 0;
      else if (1)
          za_valid <= rd_valid[2];
    end

индуский код. Что за if(1)? Это теперь вручную ползать по коду и исправлять за квартусом или мож где в сопс-билдере галочку поставить "Без индуского кода"?

 

[vadimuzzz 0]

Что за if(1)? Это теперь вручную ползать по коду и исправлять за квартусом или мож где в сопс-билдере галочку поставить "Без индуского кода"?

оставьте как есть. в больших корках всегда так. все равно sopc-билдер на ваши изменения забьет и при пересборке вернет все это барахло. в последних версиях квартуса эти варнинги тупо подавляются.

[id_gene 0]

+1 при пересборке все вернется, можно не обращать внимания (хотя отчеты замусоривает, согласен)

 

Мне кажется - это остатки перловых (или чем там они систему собирают) заготовок описаний триггеров на все случаи жизни. Вот в вашем примере нет условий защелкивания, поэтому if(1), а при других вариантах контроллера будет какой-то сигнал, и описание станет if (enable).

[juvf 17]

+1 при пересборке все вернется, можно не обращать внимания (хотя отчеты замусоривает, согласен)

 

Мне кажется - это остатки перловых (или чем там они систему собирают) заготовок описаний триггеров на все случаи жизни. Вот в вашем примере нет условий защелкивания, поэтому if(1), а при других вариантах контроллера будет какой-то сигнал, и описание станет if (enable).

ну не обращять внимания на предупреждения на момент создания проца, можно, но потом все равно буду избовляться от ворнингов. Тем более что процессор один раз в начале собирается, потом врятли будет пересобираться. Негоже проект компилять с несколькими сотнями ворнингов. За каждым ворненгом прячутся баги!