Костян 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Итак Stratix4. Есть входной сигнал с частой ~50Мгц. Требуется изменять его фазу прихода до триггера. PLL закончились. Думаю использовать задержку в порте вода/вывода. Но она не большая (кстати , по документации данная задержка может быть 0..7 , в чем пс или нс ? ). Как еще можно задержать сигнал ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба по документации данная задержка может быть 0..7 , в чем пс или нс ? ). Как еще можно задержать сигнал ? В документации должно быть оговорено точно. Такие цифры, вроде, не подходят ни к ps, ни к ns. Задержать сигнал можно, если выстроить целую линейку LCELL (или других элементов). Я использовал цепочку из 32 сигналов CARRY (создал некую "извращенную" схему). Частота 50 MHz, если не ошибаюсь, задерживалась на целый такт на ~20 CARRY для ACEX. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Я использовал цепочку из 32 сигналов CARRY (создал некую "извращенную" схему). Хуже не придумать... А из PLL вывести сигнал основной и со сдвинутой на 90 град. фазой можно? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Костян 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Хуже не придумать... А из PLL вывести сигнал основной и со сдвинутой на 90 град. фазой можно? а если PLL закончились ? я об этом речь веду. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Хуже не придумать... ... и лучше не придумать :) Таким способом я худо-бедно измерял время точнее, чем тактовая частота. И важны мне были относительные величины. Достаточно было, что в цепочке сохранялось свойство монотонности кода, соответствующего задержке. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Костян 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба В документации должно быть оговорено точно. Такие цифры, вроде, не подходят ни к ps, ни к ns. наверно плохо искал, нигде в datasheet не обговаривается единица измерения Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Обманул чуток, не CARRY использовал, а CASCADE. Первых требовалось слишком много (малую задержку дают), а вторых хватало. Dly0 = Clk & TimPls; for i in 1 to MeasWid-1 generate Dly[i] = cascade(Dly[i-1]) & Busy; end generate; Hold[].clk = global(TrigLck); Hold[].ena = TrigEna; Hold[].d = Dly[]; И неравномерность (нелинейность) кода была, когда из одного LAB в другой переходили сигналы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
bogaev_roman 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба а если PLL закончились ? я об этом речь веду. Может кратная какая есть? 200МГц? Задержку на элементах делать - нестабильно работать все будет, там же даже задержка сигнала при разных условиях разная будет, джиттер сто пудов полезет... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DW0 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 (изменено) · Жалоба а если через пару триггеров пропустить затактированных частотой например в 4 раза больше чем сдвигаемый сигнал??? или некоторые частоты получить не с ПЛЛ, а разделив их через логические ячейки, из более высокой частоты более низкие, вот и освободите ПЛЛ Изменено 8 ноября, 2010 пользователем DW0 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба а если PLL закончились ? я об этом речь веду. еще раз. У Ксайлинкса В каждом блоке DCM есть основной выход, и выходы, сдвинутые относительно основного на 90, 180 и 270 град... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Костян 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба Мужики, ну нету PLL (DCM). Рассматриваю именно такую задачу. Может кратная какая есть? 200МГц? кратных тоже нету. ;) P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ? 0..7 ns upd. обманул! Это безразмерная величина. А реальная задержка см. ниже. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ? DC and switching characteristics Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Shtirlits 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба А если частоту поднять и общим clock enable притормозить лишнее? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Костян 0 8 ноября, 2010 Опубликовано 8 ноября, 2010 · Жалоба DC and switching characteristics пасиб , получается 0.7ps*0..15 Маловато будет, хотя бы 5..10нс Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться