[Костян 0]

Итак Stratix4. Есть входной сигнал с частой ~50Мгц. Требуется изменять его фазу прихода до триггера. PLL закончились. Думаю использовать задержку в порте вода/вывода. Но она не большая (кстати , по документации данная задержка может быть 0..7 , в чем пс или нс ? ).

Как еще можно задержать сигнал ?

[ViKo 1]

по документации данная задержка может быть 0..7 , в чем пс или нс ? ).

Как еще можно задержать сигнал ?

В документации должно быть оговорено точно. Такие цифры, вроде, не подходят ни к ps, ни к ns.

Задержать сигнал можно, если выстроить целую линейку LCELL (или других элементов). Я использовал цепочку из 32 сигналов CARRY (создал некую "извращенную" схему). Частота 50 MHz, если не ошибаюсь, задерживалась на целый такт на ~20 CARRY для ACEX.

[iosifk 3]

Я использовал цепочку из 32 сигналов CARRY (создал некую "извращенную" схему).

Хуже не придумать...

А из PLL вывести сигнал основной и со сдвинутой на 90 град. фазой можно?

 

[Костян 0]

Хуже не придумать...

А из PLL вывести сигнал основной и со сдвинутой на 90 град. фазой можно?

а если PLL закончились ? я об этом речь веду.

[ViKo 1]

Хуже не придумать...

... и лучше не придумать :)

Таким способом я худо-бедно измерял время точнее, чем тактовая частота. И важны мне были относительные величины. Достаточно было, что в цепочке сохранялось свойство монотонности кода, соответствующего задержке.

[Костян 0]

В документации должно быть оговорено точно. Такие цифры, вроде, не подходят ни к ps, ни к ns.

наверно плохо искал, нигде в datasheet не обговаривается единица измерения

 

[ViKo 1]

Обманул чуток, не CARRY использовал, а CASCADE. Первых требовалось слишком много (малую задержку дают), а вторых хватало.

Dly0 = Clk & TimPls;
for i in 1 to MeasWid-1 generate
Dly[i] = cascade(Dly[i-1]) & Busy;
end generate;

Hold[].clk = global(TrigLck);
Hold[].ena = TrigEna;
Hold[].d = Dly[];

И неравномерность (нелинейность) кода была, когда из одного LAB в другой переходили сигналы.

[bogaev_roman 0]

а если PLL закончились ? я об этом речь веду.

Может кратная какая есть? 200МГц? Задержку на элементах делать - нестабильно работать все будет, там же даже задержка сигнала при разных условиях разная будет, джиттер сто пудов полезет...

[DW0 0]

а если через пару триггеров пропустить затактированных частотой например в 4 раза больше чем сдвигаемый сигнал???

или некоторые частоты получить не с ПЛЛ, а разделив их через логические ячейки, из более высокой частоты более низкие, вот и освободите ПЛЛ

Изменено 8 ноября, 2010 пользователем DW0

[iosifk 3]

а если PLL закончились ? я об этом речь веду.

еще раз. У Ксайлинкса В каждом блоке DCM есть основной выход, и выходы, сдвинутые относительно основного на 90, 180 и 270 град...

 

[Костян 0]

Мужики, ну нету PLL (DCM). Рассматриваю именно такую задачу.

 

Может кратная какая есть? 200МГц?

кратных тоже нету. ;)

 

 

P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ?

[ViKo 1]

P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ?

0..7 ns

upd. обманул! Это безразмерная величина. А реальная задержка см. ниже.

[des00 25]

P.S Так и не разобрался, какие задержки можно получить, если включать delay в портах ввода/вывода ?

DC and switching characteristics

 

[Shtirlits 0]

А если частоту поднять и общим clock enable притормозить лишнее?

[Костян 0]

DC and switching characteristics

пасиб , получается 0.7ps*0..15

Маловато будет, хотя бы 5..10нс