[Shtirlits 0]

я насчитал TIOPLI+TIOOP = 4.3nS(-5) и 4.83nS(-4)

 

 

[des00 25]

Не согласен. С точки зрения художественного выпиливания напильником по fpga эти цепи влияют только на fanout и ресурсы разводки входных сигналов, чем портят жизнь тем, кто определяет выход текущего отсчета.

оставим сей бесполезный спорт, как не хочется вас к ТАУ посылать.

Как программист думаю, что сложить, умножить и даже интегрировать можно какими-нибудь операционными усилителями, а параметры на них подавать из FPGA через ЦАП с любой конвейеризацией.

а на кой тогда тут ПЛИС если решение аналоговое?

Аналогово делать.

+1

[syoma 1]

Все еще смотрю решения на ПЛИС. Обработка на Спартан 3AN - около 18нс на все. ЦАП типа AD9748 - 1нс задержка.

Вот не могу понять насчет ADC. Все, что есть - идет как минимум с 5-цикловой задержкой на всякую фигню. Что только Maxim настоящие FLASH АЦП делает? Или кто-то еще? Может тыкнуть где рыть?

[serebr 0]

Для AD9748 setup time=2 ns, задержка=1 ns, время установления до 1% - порядка 8 ns. Итого 11 ns минимум только на ЦАП. :rolleyes:

[syoma 1]

Итого 11 ns минимум только на ЦАП.

Не - Output Rise Time (10% to 90%) - 2.5нс. А 11нс - до 0.1%. Мне так точно не надо будет. Все равно выход так резко меняться не будет.

[Vjacheslav 0]

"Настоящие" параллельные АЦП - выдают результат за один такт на выход - никто не делает: обязательно 2-3 конвейера - по крайней мере все какие мне попадались и использовались были такие.

И это понятно почему - никто не использует "градусниковый" код, значит уже один конвейер необходим и т.д.

[ViKo 1]

"Настоящие" параллельные АЦП - выдают результат за один такт на выход - никто не делает

Делают. Особенно раньше так делали, когда частота 100 MHz была пределом мечтаний.

См. документ из поста №7, а в нем стр. 6

[Vjacheslav 0]

Делают. Особенно раньше так делали, когда частота 100 MHz была пределом мечтаний.

См. документ из поста №7, а в нем стр. 6

Вы себе противоречите - или за дурачков держите других.

Именно про то что нарисовано на стр.6 (рис.5) я и говорил. Там на этом рисунке отчетливо видно:

результат измерения N появляется на выходе через 2 такта!! Я с ними (параллельными АЦП) "наигрался"

в начале 80-х и пишу про то что знаю и в чем уверен! Могу даже объяснить почему чем выше частота

тактирования параллельного АЦП тем неизбежнее наличие конвейейерных регистров.

[ViKo 1]

Вы себе противоречите - или за дурачков держите других.

Именно про то что нарисовано на стр.6 (рис.5) я и говорил. Там на этом рисунке отчетливо видно:

результат измерения N появляется на выходе через 2 такта!! Я с ними (параллельными АЦП) "наигрался"

в начале 80-х и пишу про то что знаю и в чем уверен! Могу даже объяснить почему чем выше частота

тактирования параллельного АЦП тем неизбежнее наличие конвейейерных регистров.

Почему-то я на этом рисунке 5 вижу, что данные, соответствующие выборке N, появляются на выходе уже в следующем такте (upd. - а это и есть "за один такт"). Где и кому я противоречил? Я тоже применял когда-то, разные...

А про частоту и такты - это ж понятно! Пример - процессор Pentium 4. Если хотите высказать свое мнение - прошу!

P.S. Нашел АЦП, который когда-то пробовал применять, AD9002. Скачайте файл с описанием и увидите там точно такую же картинку, как наш рис 5.

P.P.S. Вас не смущает, что можно сделать устройство, перемножающее многобитовые числа за один такт?

 

А вот еще "круче" картинка. Правда, таких уже нет. И не надо! :)