[vitalinea 0]

Хочется сделать на основе FPGA логический анализатор для сигналов 5 и 3.3 В. Spartan-3E, наверное, позволит сделать частоту выборки в 400 Msamples/s (200Mhz system clock, измерять по обеим фронтам и писать в BRAM). А что лучше всего поставить для преобразования сигнала на щупе из диапазона 0-5 вольт в 0-3.3 вольт для FPGA и способное работать на такой большой частоте (в районе 200MHz)?

 

Искал среди level shifters и 5-volt tolerant buffers -- все попадались медленные. А можно ли использовать для перобразования уровня FET Bus Switch типа такого SN74CB3T3306 (инфо на ti.com)?

 

Что обычно стоит в быстрых логических анализаторах на входе (для преобразования уровней, для защиты от перенапряжения)?

[Beby 8]

Что обычно стоит в быстрых логических анализаторах на входе (для преобразования уровней, для защиты от перенапряжения)?

Не поручусь за точность информации, но вроде в дорогих логических анализаторах стоят по 2 быстродействующих компаратора на каждый вход, настраиваемые на "устойчивые" уровни логического нуля и единицы, тем самым позволяю увидеть, 3 состояния: 0, 1 и X(Z).

[iosifk 3]

А что лучше всего поставить для преобразования сигнала на щупе из диапазона 0-5 вольт в 0-3.3 вольт для FPGA и способное работать на такой большой частоте (в районе 200MHz)?

А как сам щуп будет выглядеть... На 200MHz?

[AndriAno 0]

Посмотрите такую штуку как LogicPort от intronix.

Сделалана на базе циклона тысяч на несколько(из младших).

Передача данных на ftdi. Тактовая при внешнем клоке до 500МГц(если память не изменяет).

стоит такое порядка 400$ из них 350 судя по всему стоит софт.

[rloc 56]

А что лучше всего поставить для преобразования сигнала на щупе из диапазона 0-5 вольт в 0-3.3 вольт для FPGA и способное работать на такой большой частоте (в районе 200MHz)?

Правильно было отмечено, что ставят быстродействующие компараторы, для подстройки уровня под любые сигналы. А для расширения входной полосы (уменьшения входной емкости) и диапазона входных уровней ставят резистивные делители (например 10:1), как в щупах осциллографов.

[AndriAno 0]

Повторяю свое сообщение.

 

Посмотрите такую штуку как LogicPort от intronix.

 

никаких компараторов по входу нету.

Напряжение срабатывания меняется если я ничего не путаю сдвигом потенциала виртуальной земли. По входу только резисторы и защитные диоды.

[vitalinea 0]

Intronix -- то что нужно, спасибо. Нашел фото его платы:

Верх: http://sigrok.org/w/images/9/95/Intronix_L...t_PCB_Front.jpg

Низ: http://sigrok.org/w/images/b/b5/Intronix_L...rt_PCB_Back.jpg

 

Действительно, там перед FPGA стоят только резисторы и конденсаторы(?). Диодов не видать. Может кто подскажет как это работает (как там реализовано преобразование уровней и защита входов FPGA)?

 

А как сам щуп будет выглядеть... На 200MHz?

Наверное, flying leads 15см такой как у Intronix'а или ribbon cable 15см.

[iosifk 3]

Intronix -- то что нужно, спасибо. Нашел фото его платы:

Посмотрел...

А что скажете по поводу разной длины дорожек? Как это с 500Мег сигналами будет?

Вот, скажем на PCI с его "всего-то" 33Мег и то, клок зигзагом идет...

Хотя они могли это учесть и программно... Но переставлять биты в программе - это дело не быстрое...

А что у них задумано по поводу случайной подачи, скажем 15 вольт?

[vitalinea 0]

Посмотрел...

А что скажете по поводу разной длины дорожек? Как это с 500Мег сигналами будет?

Вот, скажем на PCI с его "всего-то" 33Мег и то, клок зигзагом идет...

А что у них задумано по поводу случайной подачи, скажем 15 вольт?

500MHz это его sampling rate, значит bandwidth не больше чем 200-250MHz (в большем нет смысла), что тоже очень много. Мне бы самому хотелось бы знать как работает схема Intronix'a. Пишут, что входа защищены до +-40 вольт, интересно как это сделано, на фото только резисторы и конденсаторы перед входами.

[rloc 56]

vitalinea Вы не внимательно читаете, как я уже писал - это резистивные делители + емкость компенсирующая входную емкость входов FPGA (почитайте статьи по схемотехнике щупов осциллографов). Порог в этом Intronix'е скорей регулируется простым изменением Vref банков FPGA. Резистивный делитель будет дополнительно ограничивать входной ток, который будет стекать через Clamping диоды (стоят в любой микросхеме) в источник Vref.

 

А что скажете по поводу разной длины дорожек? Как это с 500Мег сигналами будет?

Вот, скажем на PCI с его "всего-то" 33Мег и то, клок зигзагом идет...

Ну клок в PCI зигзагом понятное дело идет для его задержки. А линии в Intronix'е похоже выровнены, так что проблем с разбросом задержек не должно быть, в целом просто и со вкусом.

[AndriAno 0]

Порог в этом Intronix'е скорей регулируется простым изменением Vref банков FPGA.

Насколько я помню у них порог срабатывания бывает и отрицательным, если так то Vref не пойдет.

[vitalinea 0]

Насколько я помню у них порог срабатывания бывает и отрицательным, если так то Vref не пойдет.

С его сайта:

Threshold range: adjustable +6 to -6 volts with 50mv resolution

[Alex11 5]

Что там у них сделано, я тоже не знаю, но вот есть схема на 200 МГц клоков с регулировкой уровня. Pod.pdf

[rloc 56]

Насколько я помню у них порог срабатывания бывает и отрицательным, если так то Vref не пойдет.

А почему обязательно делители должны быть привязаны к земле?

 

Threshold range: adjustable +6 to -6 volts with 50mv resolution

Не вижу никаких трудностей для реализации этого диапазона с делителями 4:1, при одновременном регулировании Vref и общей точки всех делителей. Даже не удивлюсь, если шаг 50 mV реализован на сигма-дельта ЦАП'ах, построенных на той же FPGA.

[vitalinea 0]

Прошу прощения, что подымаю старую тему. Появился вопрос по Intronix'у.

 

Если не ошибаюсь, судя по фотографиям печатной платы LogicPort'a, схема подключения щупов к FPGA там такая:

 

Не могу понять, для чего там нужен резистор R4 на 100 Ом перед входом FPGA?