rv3dll 0 15 июля, 2010 Опубликовано 15 июля, 2010 · Жалоба Собственно вопрос какие банки фходят в центральнуб колонну, а какие нет. и из чего это следует? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 15 июля, 2010 Опубликовано 15 июля, 2010 · Жалоба Собственно вопрос какие банки фходят в центральнуб колонну, а какие нет. и из чего это следует? никогда не слышал такой терминалогии Что такое центральная колонна? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rv3dll 0 16 июля, 2010 Опубликовано 16 июля, 2010 · Жалоба это та часть кристалла в которой в частности расположнгы клок менеджеры. и которая пересекает все клоковые регионы.. на самом деле вопрос более глубокий. банки центральной колонны не содержат в составе матрицы разводки ввода вывода BUFR. а он мне нужен. Я запустил пробный проект и он не ругнулся на банк 1, но вроде по признакая даташита этот банк в центральной колонне. мучаюсь дальше Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 16 июля, 2010 Опубликовано 16 июля, 2010 · Жалоба Как какие банки физически расположены на кристалле нетрудно понять, открыв FPGA Editor. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vitus_strom 0 16 июля, 2010 Опубликовано 16 июля, 2010 · Жалоба вообще говоря я всегда думал что банки относятся ко вход/выходам а внутрянка чипа питается целиком от VCCINT но если уж вы найдете что то новое в даташите так уж поделетесь информацией Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 16 июля, 2010 Опубликовано 16 июля, 2010 · Жалоба У виртексов часть банков ввода-вывода расположена физически полоской, проходящей в середине кристалла. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vitus_strom 0 16 июля, 2010 Опубликовано 16 июля, 2010 · Жалоба аааа вон про что речь - тогда вам в даташит прямая дорого там все красным по зеленому написано 3я или 4я часть пиноут информейшн кажется называется Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 8 17 июля, 2010 Опубликовано 17 июля, 2010 · Жалоба Собственно вопрос какие банки входят в центральную колонну, а какие нет. и из чего это следует? Это хорошо просматривается при помощи PhanAhead (окошко Process->User Constarints->Floorplan IO - Pre-Synthesis). И цветами разными банки помечены (меню View->Overlays) и разные разности можно увидеть рядом - где BRAM поближе, где TEMAC... для каких банков накидали BUFG, а для каких BUFR. Если чего, то для V-5 обычно банки с 1 по 4 - банки центральной колонки (в них в 2 раза меньше I/O ног, чем в обычных внешних банках). Кстати, если Вы использовали банк 1, то там же есть BUFG - чем он Вас не устраивает ?? (али уже все BUFG заперепользованы для других целей ?) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rv3dll 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба мне ацп подключать надо. для этого нужен bufr/ 866 документ. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба Необязательно совершенно. Линиями задержки в лапах можно практически любой тактовый сигнал поставить в середину окна. Просто через BUFR получается минимизация ресурсов (тактовый сигнал не бегает по всему чипу до BUFG и обратно), но без него тоже вполне можно сделать. Я думаю, отсутствие BUFR в центральной колонке как раз объяснияется тем, что там как раз в центре стоят BUFG, и их можно эффективно использовать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rv3dll 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба что там как раз в центре стоят BUFG, и их можно эффективно использовать. и как на нём поделитьл на 6? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба С помощью фантазии :) 1. Можно использовать DCM - они там все (удача!) тоже в центре как раз, им же и фазу подогнать. 2. Можно не использовать SERDES - тогда и делить не будет нужды, а фазу подогнать с помощью IODELAY. Скажу более - для приема от АЦП SERDES ЛУЧШЕ не использовать (если частота не заоблачная). Потому что в случае его использования вам придется строить автомат, который будет дергать BITSLIP до тех пор, пока первый бит не встанет вровень со стробом от АЦП. Когда я делал такую штуку - мне показалось проще сделать обычный сдвиговый регистр, тактируемый входной частотой, который по стробу пишется дале в параллельный буфер. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rv3dll 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба мне показалось проще сделать обычный сдвиговый регистр, тактируемый входной частотой, который по стробу пишется дале в параллельный буфер. мы уже говорили на эту тему. я делал этот автомат и налетел на проблемы с dcm которые потом через одно место решил. и следующий раз буду делать на BUFR. А вся эта байда с iserdes bitslip и автоматом прекрассно работает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба Тогда все просто, нет альтернатив: если вы хотите использовать SERDES, но в используемом банке нет BUFR - значит надо поделить на DCM. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rv3dll 0 19 июля, 2010 Опубликовано 19 июля, 2010 · Жалоба Тогда все просто, нет альтернатив: если вы хотите использовать SERDES, но в используемом банке нет BUFR - значит надо поделить на DCM. это понятно - ещё не поздно плату поправить. с план ахед сижу разбираюсь. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться