[Tonari 0]

Пытаюсь обучиться ModelSim'у. Нарисовал простейший вериложный триггер:

 

`timescale 1 ns / 10 ps

module trigg( clk, reset, d, q );

input clk, reset, d;
output reg q;

always @(posedge clk or negedge reset)
      if (!reset) begin
         q <= 0;
      end
      else begin
         q <= d;
      end

endmodule

 

нарисовал стимул для него:

`timescale 1 ns / 10 ps

module stimul;

reg clk;
reg reset;
wire d;
reg dd;

always begin
    clk <= #1 ~clk;
    dd <= #2 ~dd;
end

initial begin

clk <= 0;
reset <= 1;

#10;
$display ("End of simulation");
$stop;

end

assign d = dd;

trigg trigg_inst(
.clk(clk),
.reset(reset),
.d(d),
.q());

endmodule

 

Запускаю ModelSim, создаю проект, добавляю эти два файла, компилирую их. Запускаю симуляцию. После чего МоделСим начинает жрать файл подкачки и когда он становится где-то 2.3 гигабайта - валится с ошибкой 9.

В логе при этом написано:

# ** Fatal: (vsim-4) ****** Memory allocation failure. *****
# Please check your system for available memory and swap space.
# ** Fatal: (vsim-4) ****** Memory allocation failure. *****
# Please check your system for available memory and swap space.

 

Собственно вопрос - что я делаю не так? Система Windows XP SP3 (32bit), 4Gb RAM, ModelSim 6.5d (Actel Edition). Лицензия - Gold от Actel. Заранее спасибо за ответы.

[bogaev_roman 0]

Попробуйте dd задать начальное значение в тесте, а то он у Вас из неопределенного состояния выйти не может ну и сбросу хоть один такт отработать для обнуления(хотя второе не обязательно).

Результат работы тоже надо вывести, а то он весит как-то нехорошо .q().

Попробуйте поменять запись

clk <= #1 ~clk;
    dd <= #2 ~dd;

На

   #1 clk <= ~clk;
   #2 dd <= ~dd;

Изменено 4 мая, 2010 пользователем bogaev_roman

[Tonari 0]

Спасибо! Заработало! :)