uragan90 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба В плис нужно реализовать компаратор чтоб на определенном этапе обработки данных сравнивались два 8бит слова А и В и по условию их сравнения А>В, А<В, А=В на выходе был результат вычисления. Подскажите возможно ли сделать сие средствами мах+ на простых логических элементах дабы не учить верилог? Вот типа этого? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Builder 1 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба В плис нужно реализовать компаратор чтоб на определенном этапе обработки данных сравнивались два 8бит слова А и В и по условию их сравнения А>В, А<В, А=В на выходе был результат вычисления. Подскажите возможно ли сделать сие средствами мах+ на простых логических элементах дабы не учить верилог? Вот типа этого? Ну, если эта схема Вас устраивает, то самое простое - нарисовать это в графике. А самое перспективное - учить квартус и Verilog/SV/VHDL (по вкусу) - т.к. на языках Ваша задача - пару строк... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
uragan90 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба Да вы что, серьезно? Может покажете как надо? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Des333 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба Да вы что, серьезно? Может покажете как надо? А может, все-таки, потратить час своего времени и почитаете пару страниц книг? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
uragan90 0 1 мая, 2010 Опубликовано 1 мая, 2010 (изменено) · Жалоба Пару страниц? Думаю время на пару страниц есть! Просто для затравки можете мою задачу на пару строк уместит, думаю тогда появится стимул... Изменено 1 мая, 2010 пользователем uragan90 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
x736C 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба www.cs.bilkent.edu.tr/~ozturk/cs223/PetervrlK.pdf Оператор Case, стр. 16. Для затравки там дан пример. case (alu_ctr) 2’b00: aluout = a + b; 2’b01: aluout = a - b; 2’b10: aluout = a & b; default: aluout = 1’bx; Вам надо его только немного подправить под свои нужды. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Michael58 2 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба В книге "Circuit Design with VHDL" by V.A.Pedroni, стр. 191-193 приводится пример именно такого компаратора на VHDL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
uragan90 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба Спасибо! Действительно впечатляет! Интересно, можно ли описать элемент с помощью языка, а потом графически дорисовать схему? Это вообще было бы супер! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба Спасибо! Действительно впечатляет! Интересно, можно ли описать элемент с помощью языка, а потом графически дорисовать схему? Это вообще было бы супер! Можно описать любую цифровую логику(схему) с помощью языка Verilog/VHDL (на выбор). и естественно можно использовать в схематикэдиторе описанную цифровую логику(схему) на языке в виде символа. Я использую схематикэдитор для Top Level уровня (чаще всего). Вы новичок в ПЛИС? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
uragan90 0 1 мая, 2010 Опубликовано 1 мая, 2010 · Жалоба Да, я новичек в плис! Но вот уже пару, тройку месяцев пытаясь восполнить пробел в познаний этой серьезной технологии! С языком как я понял можно многое наворотить! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться