[des00 25]

Запускаю Post Siinthesis/Timing Simalation для модуля,

при сборке активно использовались record и перечисляемые типы.

Но вот симплифай/исе все типы привели к std_logic, без каких либо записей и перечисляемях типов.

Что естетсвенно созадет трудности в отладке :(

 

Как нибудь можно это обойти?

[miki 0]

В процессе синтеза (симплифай), также как и любой другой синтезатор производит оптимизацию схемы и привязыват ее к элементной базе целевой библиотеки (луты, триггеры и т.д.). В процессе этого синтезатор меняет имена цепей и "раскрывает" все рекорды. Можно попробовать вывести интересующую шину в виде I/O порта, но несколько поменяется тайминг (кстати рекорды нельзя использовать как I/O порты). Либо можно воспользоваться внутрисхемными ЛА, если уже имеется "железо", но это тоже не всегда приемлемо. :unsure:

[vetal 0]

record не рекомендуется использовать в качестве интерфейсов, тем более для описания интерфейса верхнего уровня проекта, это снижает портабельность и тестируемость целевой системы.

[des00 25]

record не рекомендуется использовать в качестве интерфейсов, тем более для описания интерфейса верхнего уровня проекта, это снижает портабельность и тестируемость целевой системы.

<{POST_SNAPBACK}>

 

понятно,

всем спасибо.