[iosifk 3]

Жаль, что она только в печатном виде, например для меня сей журнал недоступен!

 

Поскольку личка не работает, то пишу сюда...

 

Напишите мне в личку. Скажите, а почему же журнал не доступен?

Где же Вы живете?

 

[the_king_orange_summer 0]

Отличные статейки. Присоединяюсь к общей благодарности.

 

Возник вопрос. Имеется достаточно большой проект на МАХ-II. Проек нарисован схемкой из модулей, модули, в свою очередь, написаны и на языке, и нарисованы с помощью библиотек элементов. Возможно ли для отдельных модулей написать файл констрейнов, а потом получившиеся sdc-файлы изящно собрать в таймквесте для проведения анализа всего проекта?

Если с элементами, описанными на верилоге, все понятно. более менее, то с большими схемами во втором уровне иерархии, на которых присутствуют элементы уже со своими описаниями, не все так гладко. а если таких моментов много - я теряюсь) в связи с этим и возник вопрос.

 

[Kuzmi4 0]

2 iosifk

например получить эти журналы в Украине большой г....й

А на сайте они в PDF-виде отсутствуют..

[Maverick_ 15]

2 iosifk

например получить эти журналы в Украине большой г....й

А на сайте они в PDF-виде отсутствуют..

может на сайте iosifk они имеются ;)

[des00 25]

Возник вопрос. Имеется достаточно большой проект на МАХ-II. Проек нарисован схемкой из модулей, модули, в свою очередь, написаны и на языке, и нарисованы с помощью библиотек элементов. Возможно ли для отдельных модулей написать файл констрейнов, а потом получившиеся sdc-файлы изящно собрать в таймквесте для проведения анализа всего проекта?

в принципе можно, но нужно предусмотреть то, что при установке в модуль верхней иерархии изменятся имена. Есть вопрос: у вас настолько разноплановые модули, что требуют написания количества констрейнов большее чем для на клок? Имеет смысл пересмотреть дизайн ;)

 

[the_king_orange_summer 0]

в принципе можно, но нужно предусмотреть то, что при установке в модуль верхней иерархии изменятся имена. Есть вопрос: у вас настолько разноплановые модули, что требуют написания количества констрейнов большее чем для на клок? Имеет смысл пересмотреть дизайн ;)

я задаю клок в sdc-файле. таймквест ругается на достаточно много мест вот этим ругательством:

 

Warning: Node: GEN_V:inst9|DFF_8b:inst24|D_out_1 was determined to be a clock but was found without an associated clock assignment.

 

естественно точки разные везде. на сколько я понимаю, он видит эти сигналы клоками, но никак не упомянутыми в sdc-файле. поэтому ругается. как задать с sdc-файле, чтобы таймквест не воспринимал эти сигналы клоками? set_false_path?

Изменено 20 июня, 2011 пользователем the_king_orange_summer

[des00 25]

я задаю клок в sdc-файле. таймквест ругается на достаточно много мест вот этим ругательством:

Warning: Node: GEN_V:inst9|DFF_8b:inst24|D_out_1 was determined to be a clock but was found without an associated clock assignment.

правильно ругается. асинхронный дизайн на лицо, он вычисляет все сигналы, которые идут на тактовые входы триггеров.

 

как задать с sdc-файле, чтобы таймквест не воспринимал эти сигналы клоками? set_false_path?

Лучше такого не делать. но если уж совсем никак, тогда да, вырезайте с помощью false_path

 

[ViKo 1]

Хочу ясности в одном вопросе. По pdf TimeQuest для чайников от des00.

В части System-Synchronus Input с целью улучшения зазоров предлагается проинвертировать такт и ввести мультицикловую проверку (стр. 38).

Мы видим, что точка отсчета tsu сдвинулась на 5нс влево, что естественно, привело к

ломке констейнов. Для того, чтобы эта картина стала больше похоже на действительность,

нужно передвинуть точку отсчета на второй фронт частоты Latch Clock. Для этого

указываем TimeQuest что при анализе времянок нужно учитывать этот сдвиг.

 

set_multicycle_path -end -from {get_clocks {adc_clk}} -to {get_clocks {clk}} -setup 2

 

Т.е. я указал клок источник -from adc_clk, клок приемник -to clk, указал, что анализ идет

по setup и то, что нужно учитывать второй фронт клока. А то, что этот фронт нужно

применить именно к приемному клоку я указал с помощью ключа -end.

Вопрос - вправе ли мы так вольно распоряжаться тактами. Ведь данные с АЦП приходят с каждым тактом. Почему же мы защелкиваем их не по ближайшему? Вот если бы был какой-то промежуточный регистр или цепь задержки... да и это ничего бы не дало...

[_sda 0]

А можно ссылку на pdf?

[ViKo 1]

А можно ссылку на pdf?

в 13-м сообщении. :)

[_sda 0]

в 13-м сообщении. :)

Я уж подумал что что-то пропустил :laughing:

[des00 25]

Вопрос - вправе ли мы так вольно распоряжаться тактами. Ведь данные с АЦП приходят с каждым тактом.

почему нет то? ведь фактически, этими действиями, мы увеличиваем возможную задержку сигнала. что эквивалентно увеличению трасс от АЦП к плис %)

 

[ViKo 1]

почему нет то? ведь фактически, этими действиями, мы увеличиваем возможную задержку сигнала. что эквивалентно увеличению трасс от АЦП к плис %)

Да, вы правы. ПЛИС не успевает защелкнуть приходящие данные с АЦП по инвертированному такту. Мы указываем защелкивать следующим тактом. И Quartus должен был бы добавить задержки по данным, чтобы к моменту регистрации вторым тактом они уже установились (setup), а после предыдущего такта еще держались (hold). Но я не вижу изменения времени Data Arrival, и в случае однотактовом, и в двухтактовом оно одинаковое. Получается, для регистрации вторым тактом все времена подходят. В-принципе, почему бы и нет?

Тут главное - чтобы изменение данных от АЦП попало в окно между hold и setup, а на каком такте, неважно. Можно перебрать несколько вариантов, пока не попадем. Только что латентность данных меняется.

[the_king_orange_summer 0]

я задаю клок в sdc-файле. таймквест ругается на достаточно много мест вот этим ругательством:

Warning: Node: GEN_V:inst9|DFF_8b:inst24|D_out_1 was determined to be a clock but was found without an associated clock assignment.

правильно ругается. асинхронный дизайн на лицо, он вычисляет все сигналы, которые идут на тактовые входы триггеров.

как задать с sdc-файле, чтобы таймквест не воспринимал эти сигналы клоками? set_false_path?

Лучше такого не делать. но если уж совсем никак, тогда да, вырезайте с помощью false_path

 

Более правильно задать таймквесту все сигналы, по перепаду которых защелкиваются те или иные триггера, как я понял. а формируется в квартусе где-нибудь файлик со списком всех сигналов проекта? как его найти и посмотреть?

[des00 25]

Более правильно задать таймквесту все сигналы, по перепаду которых защелкиваются те или иные триггера

более правильно не использовать методы асинхронного дизайна на рассыпухе для ПЛИС, с 95% вероятностью заработает только после танцев с бубном

а формируется в квартусе где-нибудь файлик со списком всех сигналов проекта? как его найти и посмотреть?

всех сигналов не подскажу, а те что иду на клок тригеров в отчетах фитера, секция ресурсов, сигналы управления триггерами