[Styv 0]

Привет Всем!!!!!

 

Столкнулся с такой проблемой при работе в Quartus :

Делаю проект, описываю блоки на VHDL, потом создаю символы и соединяю в .bdf файле. Компилирую, проверяю работоспособность в симуляторе и на плате.

Так по шагам -- добавляю блок, проверяю.

 

После некоторого количества таких шагов перестают работать те или иные блоки, которые работали до вставки в проект последнего блока.

 

Если кто сталкивался с такими проблемами, помогите плиз!

[sitafern 0]

Не уверен, что сработает, но посмотри в установках:

Assignments->Settings->Simulation->Compilation Process фича Use Smart compilation

[des00 25]

Привет Всем!!!!!

 

Столкнулся с такой проблемой при работе в Quartus :

      Делаю проект, описываю блоки на VHDL, потом создаю символы и соединяю в .bdf файле. Компилирую, проверяю работоспособность в симуляторе и на плате.

      Так по шагам -- добавляю блок, проверяю. 

   

      После некоторого количества таких шагов перестают работать те или иные блоки, которые работали до вставки в проект последнего блока.

 

      Если кто сталкивался с такими проблемами, помогите плиз!

<{POST_SNAPBACK}>

 

Хмм не вижу ничего удивительного, це же фПГА а не цплд.

ИМХО ошибка в дизайне, сделате все одноклоковым и синхронным,

посмотрите на дизайн с точки зрения архитектуры фпга, проверьте констрейны и временые соотношения.

Удачи

[Styv 0]

Ну вроде отключение Smart Compilation помогло, но сразу напрашивается другой вопрос: а для чего она нужна и когда ее включать? И еще такой же вопрос по инкрементальной компиляции: для чего она?

 

 

И второй вопрос:

Ситуация такая: Описал блок на VHDL откомпилировал, занял около 450 логических ячеек, просимулировал - работает. Вставил в основной проект, откомпилировал, вроде работает данный блок нормально, но этот блок теперь занимает не 450 логических ячеек, а 257 и плюс к этому 54496 бит памяти -- КАК такое может получаться ????????????????

[des00 25]

Ну вроде отключение Smart Compilation помогло, но сразу напрашивается другой вопрос: а для чего она нужна и когда ее включать? И еще такой же вопрос по инкрементальной компиляции: для чего она?

 

 

И второй вопрос:

      Ситуация такая: Описал блок на VHDL откомпилировал, занял около 450 логических ячеек, просимулировал - работает. Вставил в основной проект, откомпилировал, вроде работает данный блок нормально, но этот блок теперь занимает не 450 логических ячеек, а 257 и плюс к этому 54496 бит памяти -- КАК такое может получаться ????????????????

<{POST_SNAPBACK}>

 

1. Смарт компиляции это режим, когда не перекомпиливаеться весь проект, а только новые его части. Нужно для более быстрой компиляции.

2.инкременальный синтез используеться для получения проекта с нужными характеристиками (таймингами), когда есть большие проблемы их достижения. (с точки зрения именно P&R, а не синтеза)

3. Элементарно, часть логики переноситься в блочную память, что бы с этим бороться смотрите параметры синтеза.

[nikavano 0]

Попробуйте назначить каждому готовому блоку : Progect Navigator > Set As Design Partition.

И включить полную инкрементальную компиляцию.

 

У меня были похожие проблемы когда после добавления нового блока улетали тайминги всей схемы.