[dimka76 59]

Ядро указанного выше контроллера может работать на частоте 72 МГц.

А на какой частоте может работать FLASH этого контроллера?

Или она (FLASH) может работать на частоте ядра, может тут сделано по аналогии МАМ в LPC21xx ?

 

И еще.

 

В данном контроллере по адресу 0x12 расположена контрольная сумма предыдущих векторов для проверки загрузчиком правильности кода.

IAR сам вычисляет ее?.

Вот первые две строчки Intel-HEX

 

:10000000000200104503000081030000850300008A
:10001000890300008D030000910300000EE9FFEF4B

[dimka76 59]

Хочу уточнить, это Cortex-M3.

И в LPC17xx я думаю все тоже самое, а ведь здесь люди уже работают с такими контроллерами.

Поэтому мой вопрос можно и распространить и на LPC17xx.

[esaulenka 7]

Интересно Вас сильно обрадует известие, что не только Вы не знаете, как оно работает, но и, например, я? :)

 

Заинтересовался, полистал соотв. user manual'ы.

 

Так вот:

LPC11xx Какие-либо ускорители отсутствуют, есть регистр FLASHTIM. Обращение к флеши - от 1 такта (ядро на частоте 20 МГц) до трёх (частота ядра 50 МГц).

LPC17xx Есть некий Flash Accelerator, продвинутый аналог MAM'а, видимо. Обращение акселератора к флешу - 1..5 тактов, в зависимости от частоты ядра, обращение ядра к акселератору - 1 такт (если повезёт и в нём есть нужные данные).

LPC13xx. Ошибка в документации, что-ли?! Не вижу никаких упоминаний о любом из двух механизмов доступа к флеши.

Пишите в суппорт, пусть отдуваются ;-)

 

 

:10 0000 00   00020010 45030000 81030000 85030000   8A
:10 0010 00   89030000 8D030000 91030000 0EE9FFEF    4B

считать лень, но по смещению 0x1C (откуда 0x12 ?!) прослеживается что-то похожее... Мда, IAR молодец, не то что некоторые... :)

[dimka76 59]

LPC13xx. Ошибка в документации, что-ли?! Не вижу никаких упоминаний о любом из двух механизмов доступа к флеши.

 

Спасибо. Вот и я тоже не нашел. Есть только настройка System AHB clock divider register.

 

считать лень, но по смещению 0x1C (откуда 0x12 ?!) прослеживается что-то похожее... Мда, IAR молодец, не то что некоторые... :)

 

Извиняюсь, очепатка моя ))) И правда по 0x1C.

 

The reserved ARM Cortex-M3 exception vector location 7 (offset 0x0000 001C in the

vector table) should contain the 2’s complement of the check-sum of table entries 0

through 6. This causes the checksum of the first 8 table entries to be 0. The boot loader

code checksums the first 8 locations in sector 0 of the flash. If the result is 0, then

execution control is transferred to the user code.