[STT 0]

Народ, я тут взял засинтезировал для проверки макромодель сдвигового регистра для спратака SR16CE (настройки синтеза по умолчанию). Синтезатор не выдает ошибок но и не пишет чё потребовалось для синтеза (скока там тригеров и все такое). Че за настройка ?

[-=Sergei=- 0]

Народ, я тут взял засинтезировал для проверки макромодель сдвигового регистра  для спратака SR16CE  (настройки синтеза по умолчанию).  Синтезатор не выдает ошибок но и не пишет чё потребовалось для синтеза (скока там тригеров и все такое). Че за настройка ?

<{POST_SNAPBACK}>

 

Соптимизировал ?

[des00 25]

Народ, я тут взял засинтезировал для проверки макромодель сдвигового регистра  для спратака SR16CE  (настройки синтеза по умолчанию).  Синтезатор не выдает ошибок но и не пишет чё потребовалось для синтеза (скока там тригеров и все такое). Че за настройка ?

<{POST_SNAPBACK}>

а можно еще раз и по понятнее ?

SR16CE - для его реализации требуеться только 1 лют и тригер в слайсе, если он в проекте был один + еще IBUFG + OBUF все.

[STT 0]

Вот отчет о синтезе. Не пишется даже максимальная частота. Че то все not found

synlog.htm

[oleg_rudakov 0]

Вот отчет о синтезе. Не пишется даже максимальная частота. Че то все not found

<{POST_SNAPBACK}>

 

 

Хорошо бы взглянуть на исходный проект (HDL / Schematic). Маловато исходных данных для анализа...

[vetal 0]

Design Statistics
# IOs                              : 0

Macro Statistics :
# Tristates                        : 1
#      1-bit tristate buffer       : 1

Cell Usage :
# BELS                             : 1
#      GND                         : 1
# Others                           : 1
#      SR16CE                      : 1

 

Если не секрет, у вас входы и выходы в проекте присутствуют?

Складывается впечатление, что их там просто нет.

[des00 25]

Design Statistics
# IOs                              : 0

Macro Statistics :
# Tristates                        : 1
#      1-bit tristate buffer       : 1

Cell Usage :
# BELS                             : 1
#      GND                         : 1
# Others                           : 1
#      SR16CE                      : 1

 

Если не секрет, у вас входы и выходы в проекте присутствуют?

Складывается впечатление, что их там просто нет.

<{POST_SNAPBACK}>

 

а SRL16 есть :)

 

может опцию не включил авто добавления входных/выходных буферов

[STT 0]

ГЫ :) Да входов выходов небыло - думал автоматически добавляет (галочка то стоит). Вот: (скажите - какая максимальная частота на которой он может работать ?)

 

=========================================================================

* Final Report *

=========================================================================

Final Results

RTL Top Level Output File Name : jjj.ngr

Top Level Output File Name : jjj

Output Format : NGC

Optimization Goal : speed

Keep Hierarchy : no

 

Design Statistics

# IOs : 19

 

Cell Usage :

# BELS : 1

# GND : 1

# IO Buffers : 19

# IBUF : 3

# OBUF : 16

# Others : 1

# SR16CE : 1

=========================================================================

 

Device utilization summary:

---------------------------

 

Selected Device : 2s15cs144-6

 

Number of bonded IOBs: 19 out of 90 21%

 

 

=========================================================================

TIMING REPORT

 

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.

FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT

GENERATED AFTER PLACE-and-ROUTE.

 

Clock Information:

------------------

No clock signals found in this design

 

Timing Summary:

---------------

Speed Grade: -6

 

Minimum period: No path found

Minimum input arrival time before clock: No path found

Maximum output required time after clock: No path found

Maximum combinational path delay: 5.703ns

 

Timing Detail:

--------------

All values displayed in nanoseconds (ns)

 

-------------------------------------------------------------------------

Timing constraint: Default path analysis

Delay: 5.703ns (Levels of Logic = 1)

Source: U1:Q<15> (PAD)

Destination: BusOutput0<15> (PAD)

 

Data Path: U1:Q<15> to BusOutput0<15>

Gate Net

Cell:in->out fanout Delay Delay Logical Name (Net Name)

---------------------------------------- ------------

SR16CE:Q<15> 1 0.000 1.035 U1 (BusOutput0_15_OBUF)

OBUF:I->O 4.668 BusOutput0_15_OBUF (BusOutput0<15>)

----------------------------------------

Total 5.703ns (4.668ns logic, 1.035ns route)

(81.9% logic, 18.1% route)

 

=========================================================================

[des00 25]

ГЫ :) Да входов выходов небыло - думал автоматически добавляет (галочка то стоит). Вот: (скажите - какая максимальная частота на которой он может работать ?)

 

=========================================================================

*                            Final Report                              *

=========================================================================

Final Results

RTL Top Level Output File Name    : jjj.ngr

Top Level Output File Name        : jjj

Output Format                      : NGC

Optimization Goal                  : speed

Keep Hierarchy                    : no

 

Design Statistics

# IOs                              : 19

 

Cell Usage :

# BELS                            : 1

#      GND                        : 1

# IO Buffers                      : 19

#      IBUF                        : 3

#      OBUF                        : 16

# Others                          : 1

#      SR16CE                      : 1

=========================================================================

 

Device utilization summary:

---------------------------

 

Selected Device : 2s15cs144-6

 

Number of bonded IOBs:                19  out of    90    21% 

 

 

=========================================================================

TIMING REPORT

 

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.

      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT

      GENERATED AFTER PLACE-and-ROUTE.

 

Clock Information:

------------------

No clock signals found in this design

 

Timing Summary:

---------------

Speed Grade: -6

 

  Minimum period: No path found

  Minimum input arrival time before clock: No path found

  Maximum output required time after clock: No path found

  Maximum combinational path delay: 5.703ns

 

Timing Detail:

--------------

All values displayed in nanoseconds (ns)

 

-------------------------------------------------------------------------

Timing constraint: Default path analysis

Delay:              5.703ns (Levels of Logic = 1)

  Source:            U1:Q<15> (PAD)

  Destination:      BusOutput0<15> (PAD)

 

  Data Path: U1:Q<15> to BusOutput0<15>

                                Gate    Net

    Cell:in->out      fanout  Delay  Delay  Logical Name (Net Name)

    ----------------------------------------  ------------

    SR16CE:Q<15>          1  0.000  1.035  U1 (BusOutput0_15_OBUF)

    OBUF:I->O                4.668          BusOutput0_15_OBUF (BusOutput0<15>)

    ----------------------------------------

    Total                      5.703ns (4.668ns logic, 1.035ns route)

                                      (81.9% logic, 18.1% route)

 

=========================================================================

<{POST_SNAPBACK}>

 

нуу блин, смотря что вкладывать в понятние "максимальная частота"

если имееться в виду тактовая, то у вас нет регистровых передач, поэтому нужно лезть в даташит и смотреть на тайминги самой фпга.

Если вкладывать в понятие "максимальной частоты" то что получаеться за счет задержек сигнала, то 5.703ns.

:) а еще лучше приведите код

посмотреть нужно что вы там наворотили :)

[STT 0]

Там 1 SR16 и входы выходы. В схематик (BDE). Не, ну в кратком описании на русском на спартак2 написано что системная частота до 200 МГц а нвутренние тригеры могут работать до 350 МГЦ! Это 2.5 нс. А мне нужно занать какой максимальный битовый поток сможет принять регистр сдвига (с ножки микросхемы сразу в етот ШифтРег). В стандарте LVTTL. Я так понял что 5.703 нс == 175 всего МГц. Да... 350 никак уж...