[rloc 51]

Оставлю-ка я себе и другим ссылку по системному проектированию DDS

Встроенного IP-ядра с 48-битной арифметикой и аппроксимацией по Тейлору вполне хватает.

[VCO 0]

Встроенного IP-ядра с 48-битной арифметикой и аппроксимацией по Тейлору вполне хватает.

Да, согласен, тем более, что всё загрубляется и усредняется рандомизацией...

... Ну вдруг кому-то приспичит!

[Dimidrol 0]

Встроенного IP-ядра с 48-битной арифметикой и аппроксимацией по Тейлору вполне хватает.

 

Пока не требуется подавать на ЦАП данные в полифазно разложенном виде :)

[Lmx2315 3]

Пока не требуется подавать на ЦАП данные в полифазно разложенном виде :)

 

в чём сарказм?

..к примеру, я не смогу выше упомянутым путём получить точный квадратурный выход с ПЛИС на ЦАП ?

[LV26 0]

Всем доброго времени суток!

Хочу сделать DDS со следующими характеристиками:

- разрядность 16 бит

- частота преобразования 2 ГГц

- выходная частота до 1 ГГц

Реально ли это реализовать на современной элементной базе?

Точно не знаю, кого лучше спрашивать, поэтому разместил тему в разных разделах форума.

 

Если еще актуально

http://www.euvis.com/products/ic/index.html#dds

[Dimidrol 0]

в чём сарказм?

..к примеру, я не смогу выше упомянутым путём получить точный квадратурный выход с ПЛИС на ЦАП ?

 

Когда ЦАП лопает сразу несколько выборок за такт оптимальный ЦВС придется собирать ручками. Что приятно Xilinx в своем ядре предусмотрел синтез таблицы памяти с аппроксимацией, отдельно от счетчика фазы.

[VCO 0]

Если еще актуально

http://www.euvis.com/products/ic/index.html#dds

Спасибо, это немного не по теме. Уже многократно обсуждалось в чём преимущества дискретного варианта DDS над интегральным. Эта фирма тоже упоминалась. AD9913/AD9914 тоже уже преодолели планку 2 ГГц, но сохранили 12-разрядный формат ЦАП, 16-разрядный формат фазы и 32-разрядный параллельный интерфейс.

[BlackOps 0]

Мне еще вот что интерестно, в случае использования AD9739А, прокатит ли данный проект если будет выполнен на FR-4 материале?

Да еще так чтобы можно было использовать этот чип по максимуму его возможностей для генерации выходного сигнала?

т.к. материал с Роджерс параметрами, да еще и многослойный (на двух слоях этот чип с ФПГА ну никак не соединить) будет очень дорогим.

 

Если так посмотреть там не 5 гигов на выходе, но и не относительно низкие частоты тоже.

 

Да, ну и еще выходной сигнал в общемто не будет по всей плате ходить, на выходе фильтр, и к разъему SMA. Стоит ли рискнуть попробовать сделать на стандартном FR-4 плате?

 

да и еще надо будет разобратся, обязательно ли мне виртекс покупать для работы с этим чипом, т.к. в принципе спартан6 с меткой -3, может с помощью Сердеса доходить до 1Гбпс скорости передачи по дифференциалу, думаю в общем пока над этим.

[Dimidrol 0]

Мне еще вот что интерестно, в случае использования AD9739А, прокатит ли данный проект если будет выполнен на FR-4 материале?

Да еще так чтобы можно было использовать этот чип по максимуму его возможностей для генерации выходного сигнала?

т.к. материал с Роджерс параметрами, да еще и многослойный (на двух слоях этот чип с ФПГА ну никак не соединить) будет очень дорогим.

 

Если так посмотреть там не 5 гигов на выходе, но и не относительно низкие частоты тоже.

 

Да, ну и еще выходной сигнал в общемто не будет по всей плате ходить, на выходе фильтр, и к разъему SMA. Стоит ли рискнуть попробовать сделать на стандартном FR-4 плате?

 

да и еще надо будет разобратся, обязательно ли мне виртекс покупать для работы с этим чипом, т.к. в принципе спартан6 с меткой -3, может с помощью Сердеса доходить до 1Гбпс скорости передачи по дифференциалу, думаю в общем пока над этим.

 

Да вроде проблем не было, мы на fr4 делали. Вопрос в том, что вы считаете максимумом возможностей? Тем не менее от материала результат не сильно зависит. Спартан похоже работать должен, но возможно не вовсем диапазоне тактоаых, хотя мы сами не пробовали. На 5 виртексе и на 6 все работает. Кстати если заинтересует – можем поделится (возмездно) опытом и мезонинным модулем собственой разработки для отладки ml605 с данной микросхемой. Подробности расскажу в личке.

[LV26 0]

Да вроде проблем не было, мы на fr4 делали. Вопрос в том, что вы считаете максимумом возможностей? Тем не менее от материала результат не сильно зависит. Спартан похоже работать должен, но возможно не вовсем диапазоне тактоаых, хотя мы сами не пробовали. На 5 виртексе и на 6 все работает. Кстати если заинтересует – можем поделится (возмездно) опытом и мезонинным модулем собственой разработки для отладки ml605 с данной микросхемой. Подробности расскажу в личке.

 

Вот тут все безвозмездно...

кроме "железа" конечно

http://wiki.analog.com/resources/fpga/xilinx/fmc/ad9739a

 

Исходники есть.

 

Или у Вас есть что-то поинтереснее?

[BlackOps 0]

Вот тут все безвозмездно...

кроме "железа" конечно

http://wiki.analog.com/resources/fpga/xilinx/fmc/ad9739a

 

да. спасибо, я этот линк уже нашел, начинаю смотреть потихоньку.

[BlackOps 0]

Да вроде проблем не было, мы на fr4 делали.

 

А какой чип использовали для подачи клока на АД9739А?

Тоже ADF4350 который на тестовой плате Аналог Девайса? Или какой то другой?

[Dimidrol 0]

А какой чип использовали для подачи клока на АД9739А?

Тоже ADF4350 который на тестовой плате Аналог Девайса? Или какой то другой?

 

Да, 4350.