[STT 0]

Здравствуйте. Народ, я тут моделирую SET PCI CORE 32 33 Target в Active-HDL. Так вот, все работает на функциональном уровне правильно, но вот все смены сигналов привязываются к восходящему фронту импульсов CLKn_p. Посмотрел в документацию Altera PLD Core 6.x так там пример моделирования в Active-HDL – тоже самое! Как понимать. Может задержку CLK нужно поставить перед подачей в CORE ??? Вот смотрите временные диаграммы, из документации Altera PLD простая операция записи:

(по протоколу в момент восходящего фронта должна происходить фиксация сигналов а не их смена)

[CaPpuCcino 0]

Здравствуйте. Народ, я тут моделирую SET PCI CORE 32 33 Target в Active-HDL. Так вот, все работает на функциональном уровне правильно, но вот все смены сигналов привязываются к восходящему фронту импульсов CLKn_p. Посмотрел в документацию Altera PLD Core 6.x так там пример моделирования в Active-HDL – тоже самое! Как понимать. Может задержку CLK нужно поставить перед подачей в CORE ??? Вот смотрите временные диаграммы, из документации Altera PLD простая операция записи:

(по протоколу в момент восходящего фронта должна происходить фиксация сигналов а не их смена)

<{POST_SNAPBACK}>

если я правильно понимаю вашу проблему, хотя меня терзают смутные сомнения - и я только догадываюсь в чём дело, так вот вас смущает то, что сигналы меняются тогда же, когда появляется фронт тактирующего сигнала. однако, это не так. как ты заметил у тебя - функциональное (не временное) моделирование. это значит что в твоей морели предполагается, что сигнал от одного регистра до другого распространяется со скоростью близкой к бесконечтости. то есть за время стремящимся к нулю - в моделировании это называется дельта-циклом. так вот смена сигнала происходит сразу за фронтом (на столько сразу что этого не видно) тактирующего сигнала. последнее предложение можно читать как: фиксация данных происходит сразу до переключения данных (на столько сразу что этого не видно).

надеюсь я правильно понял ваши мытарства

[STT 0]

Здравствуйте. Народ, я тут моделирую SET PCI CORE 32 33 Target в Active-HDL. Так вот, все работает на функциональном уровне правильно, но вот все смены сигналов привязываются к восходящему фронту импульсов CLKn_p. Посмотрел в документацию Altera PLD Core 6.x так там пример моделирования в Active-HDL – тоже самое! Как понимать. Может задержку CLK нужно поставить перед подачей в CORE ??? Вот смотрите временные диаграммы, из документации Altera PLD простая операция записи:

(по протоколу в момент восходящего фронта должна происходить фиксация сигналов а не их смена)

<{POST_SNAPBACK}>

если я правильно понимаю вашу проблему, хотя меня терзают смутные сомнения - и я только догадываюсь в чём дело, так вот вас смущает то, что сигналы меняются тогда же, когда появляется фронт тактирующего сигнала. однако, это не так. как ты заметил у тебя - функциональное (не временное) моделирование. это значит что в твоей морели предполагается, что сигнал от одного регистра до другого распространяется со скоростью близкой к бесконечтости. то есть за время стремящимся к нулю - в моделировании это называется дельта-циклом. так вот смена сигнала происходит сразу за фронтом (на столько сразу что этого не видно) тактирующего сигнала. последнее предложение можно читать как: фиксация данных происходит сразу до переключения данных (на столько сразу что этого не видно).

надеюсь я правильно понял ваши мытарства

<{POST_SNAPBACK}>

 

Вы меня правильно поняли. Только я засинтезировала проект на XC2S100-PQ208,

промоделировал и получил точь в точь циклограмму как и до синтеза. К корке PCI подсоединяется память RAM16X8S - и все. После синтеза не появились задержки ???

[CaPpuCcino 0]

Вы меня правильно поняли. Только я засинтезировала проект на XC2S100-PQ208,

промоделировал и получил точь в точь циклограмму как и до синтеза. К корке PCI подсоединяется память RAM16X8S - и все. После синтеза не появились задержки ???

<{POST_SNAPBACK}>

ну что ж логично. я думаю вам необходимо посмотреть вот это

http://forum.electronix.ru/index.php?showtopic=6589 - как раз недавно обсуждали.

в кратце введу в курс дела:

1)после синтеза описания проекта на языке описания аппаратуры синтезирующее IDE для задач функциональной и временной верефикации проекта в базисе целевой ПЛИС генерирует файл (на том же ХДЛ) со структурным описанием проекта в элементах конкретной ПЛИС.

для функциональной верефикации на этом дело и заканчивается - модель готова (что вы и получили в вашем случае) - при моделировании никаких задержек распространения сигнала не видно.

2)для временной верификации необходимо произвести так называемую back-annotation. этом процессе учитывается размещение проекта в реальном девайсе: длинна трассы, геометрия трассы, количество нагрузок, задержки самих ячеек и т.д. - к счастью это делается автоматически. после процедуры бэк-аннотации генерируется файл задержек .sdf (standart delay format - кажись) - это стандартная процедура. элементы sdf файла соответствуют элементам файла структурного описания и содержат те самые задержки. после того как файлы готовы их остаётся связать в среде моделирования.

чтобы всё это ощутить вам стоит посетить ссылочку, сгенерировать эти файлы и открыть их в текстовом режиме -- после того как в глазах чуть перестанет рябить от кол-ва информации - всё легко уложется в голове.

3)замечание: с Альдеком я не работал поэтому как это делать в конкретном продукте я не знаю - читайте доки

4)замечание: если вы работаете с Верилог - с sdf вам будет проще потому как оба формата были созданы в одном рассаднике и только потом sdf был принят как стандарт и для ВХДЛя, поэтому в ВХДЛе эта интеграция смотрится немного безобразненько B)

5)замечание: если при проведении временной верефикации ваш проект станет работать неправильно, не пугайтесь - так бывает (и именно из-за этих самых задержек), но это уже совсем другая история :rolleyes: