alexadmin 0 13 августа, 2009 Опубликовано 13 августа, 2009 (изменено) · Жалоба Давно не работал с Xilinx и напоролся сейчас, никак не могу понять: стоит задача назначить пины ввода-вывода в определенный банк не указывая конкретного местоположения. Опция в редакторе назначения PlanAhead "Place I/O ports in an I/O Bank" сразу сама раскладывает все пины по конкретным местоположениям. При этом создается банальный констрейн типа NET "DataA[0]" LOC = AL15; Вручную просто поле номера банка не редактируется (как в квартусе, к примеру) Как можно сделать, что я хочу, из графического редактора? Пока я назначения руками прописал в ucf, но как-то это кривенько... ЗЫ версия 11.2 Изменено 13 августа, 2009 пользователем alexadmin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 8 13 августа, 2009 Опубликовано 13 августа, 2009 · Жалоба Пока я назначения руками прописал в ucf, но как-то это кривенько... Я так понял "вручную" Вы воспользовались constraint LOC = BANKx ? Раньше я пользовался Constrain Editor'ом... потом в нём отрезали функциональность... приходилось пользоваться FloorPlanner'ом. А теперь преимущественно вручную редактирую UCF. Уж слишком корявым оказался PlanAhead - его еще доделывать и доделывать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 13 августа, 2009 Опубликовано 13 августа, 2009 · Жалоба Я так понял "вручную" Вы воспользовались constraint LOC = BANKx ? Да, точно так. Раньше я пользовался Constrain Editor'ом... потом в нём отрезали функциональность... приходилось пользоваться FloorPlanner'ом. А теперь преимущественно вручную редактирую UCF. Уж слишком корявым оказался PlanAhead - его еще доделывать и доделывать. Ясно. Я с Xilinx с восьмой версии что ли не работал, как-то непривычно все теперь ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
PDA 0 11 ноября, 2009 Опубликовано 11 ноября, 2009 (изменено) · Жалоба Доброго дня! Столкнулся с тем, что при создании нового символа VHDL блока, пришлось из схематика удалить старый символ, вставить новый и цепи перенести к вх-вых нового символа, т.к. в новом символе изменились размеры. При implement design в ise10.1 выскочила ошибка Command Line: D:\Xilinx\10.1\ISE\bin\nt\unwrapped\ngdbuild.exe -ise D:/work/test_20091105_1446/101test_xylo.ise -intstyle ise -dd _ngo -nt timestamp -i -p xc3s500e-pq208-4 LED.ngc LED.ngd Reading NGO file "D:/work/test_20091105_1446/LED.ngc" ... Reading in constraint information from 'top_level.ucf'... Gathering constraint information from source properties... Done. Resolving constraint associations... Checking Constraint Associations... ERROR:ConstraintSystem:59 - Constraint <NET "Q<0>" LOC = "p180";> [top_level.ucf(31)]: NET "Q<0>" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint <NET "Q<1>" LOC = "p161";> [top_level.ucf(32)]: NET "Q<1>" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. Done... Checking Partitions ... Checking expanded design ... Partition Implementation Status ------------------------------- No Partitions were found in this design. ------------------------------- NGDBUILD Design Results Summary: Number of errors: 2 Number of warnings: 0 One or more errors were found during NGDBUILD. No NGD file will be written. Writing NGDBUILD log file "LED.bld"... Process "Translate" failed Проект перестал видеть порт Q. Комментирую этот порт в ucf - трансляция проходит. Что может быть не так в описании? Попробовал изменить пины, на которые посажен порт. Та же ошибка. Взял последний архив проекта - все нормально. Выполнил cleanup - ошибка появилась. Глюки 10 версии? Изменено 11 ноября, 2009 пользователем PDA Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
