[STT 0]

Здравствуйте.

Моделируется устройство на VHDL (PCI-Target SET) в Active-HDL 6.3. В него заводится CLK через PAD CLK_p. Так вот если стоит BUFGP между pad и сетью синхронизации устройства, то через какое-то время моделирования все повисает (попадает там в процедуру и не выходит из нее). А если постаить IBUF + BUFG то все работает. Че за батва такая ? Могу кинуть исходники.

[-=Sergei=- 0]

Здравствуйте.

Моделируется устройство на VHDL (PCI-Target SET) в Active-HDL 6.3. В него заводится CLK через PAD CLK_p. Так вот если стоит BUFGP между pad и сетью синхронизации устройства, то через какое-то время моделирования все повисает (попадает там в процедуру и не выходит из нее). А если постаить IBUF + BUFG то все работает. Че за батва такая ? Могу кинуть исходники.

<{POST_SNAPBACK}>

 

 

Как варианты:

 

1. В pci_io_virtex что то получает все же клок не от BUFGP а на прямую и в результате возникает рассинхронизация и гонки.

 

2. Задающая входные воздействия схема в тест-бенче засинхронизирована и выдает сигналы синхронные по сигналу который на CLK_p, а внутри вы синхронизируетесь уже по "задержанному" сигналу и опять таки гонки итп.

 

Решения.

Внимательно смотреть pci_io_virtex или в тест бенче внести задержки на сигналы формируемые по CLK_p.

[CaPpuCcino 0]

Здравствуйте.

Моделируется устройство на VHDL (PCI-Target SET) в Active-HDL 6.3. В него заводится CLK через PAD CLK_p. Так вот если стоит BUFGP между pad и сетью синхронизации устройства, то через какое-то время моделирования все повисает (попадает там в процедуру и не выходит из нее). А если постаить IBUF + BUFG то все работает. Че за батва такая ? Могу кинуть исходники.

<{POST_SNAPBACK}>

проект-то после разводки посмотреть в обоих вариантах можно?

[STT 0]

<{POST_SNAPBACK}>

проект-то после разводки посмотреть в обоих вариантах можно?

<{POST_SNAPBACK}>

Вот пример поключения модуля памяти к PCI_CORE. Главный файл - Schem.bde - для него тестбенч schem_tb.vhdl.Сигнал заводится через BUFGP.

Самое интересное- после синтеза все моделируется правильно (и после импелементации). А до синтеза в начале моделирования из-за BUFGP повисание происходит! КАК это понимать? Посмотрите пожалуйста. (Active-HDL 6.3)

srcPCI_PRIMER.rar

[CaPpuCcino 0]

<{POST_SNAPBACK}>

проект-то после разводки посмотреть в обоих вариантах можно?

<{POST_SNAPBACK}>

Вот пример поключения модуля памяти к PCI_CORE. Главный файл - Schem.bde - для него тестбенч schem_tb.vhdl.Сигнал заводится через BUFGP.

Самое интересное- после синтеза все моделируется правильно (и после импелементации). А до синтеза в начале моделирования из-за BUFGP повисание происходит! КАК это понимать? Посмотрите пожалуйста. (Active-HDL 6.3)

<{POST_SNAPBACK}>

 

сорри, а не могли бы вы принтскрин флорпланера после разводки сделать - а то в исxодниках текста много, а времени - мало. да еще и VHDL