Vincent Vega 0 21 июля, 2005 Опубликовано 21 июля, 2005 · Жалоба Имеется поведенческая модель SDRAM-памяти (скачанная с сайта Micron) и сгенерированная ISE 6.3 timesim-модель той логики, что будет в ПЛИС. Суть проблемы: как выполнить совместное моделировани SDRAM + timesim-модель ПЛИС? При использовании поведенческой модели логики ПЛИС проблем не возникает. Пытаюсь делать всё как в примере SDRAM-контроллера, поставляемом вместе c ISE 6.3, но что-то лыжи не едут :). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 21 июля, 2005 Опубликовано 21 июля, 2005 · Жалоба Имеется поведенческая модель SDRAM-памяти (скачанная с сайта Micron) и сгенерированная ISE 6.3 timesim-модель той логики, что будет в ПЛИС. Суть проблемы: как выполнить совместное моделировани SDRAM + timesim-модель ПЛИС? При использовании поведенческой модели логики ПЛИС проблем не возникает. Пытаюсь делать всё как в примере SDRAM-контроллера, поставляемом вместе c ISE 6.3, но что-то лыжи не едут :). <{POST_SNAPBACK}> так ить лето вот и не едут - или у тебя водные - тада нужно как минимум озеро. а вообще хорошо бы излaгать свои проблемы поточнее. перво-на-перво на чём написат модуль на ПЛИСине? далее изложи что конкретно тебя не устраивает когда ты моделируешь и на что ругается моделсим? я когда-то писал своим колегам маленькое руководство по этому делу думаю оно тебе поможет (оно на английском - надеюсь - справишься -- если нет --- излагай что конкретно не работает) - в общем лови (этo для ВХДЛ, елси пишешь на верилог - расскажу как делать на верилоге -- особых различий нет): Application note. Creating Time Model for Simulation and Verification in Mentor Graphics ModelSim simulation environment using Xilinx ISE development tools. Creating post-place&route time model: 1. In ISE Project Navigator create a new project (File->New Project) with specification of the target device. 2. Attach behavioural description of synthesizable module (.vhd file) to the project (Project->Add Source). 3. Create post-place&rout model. In Process View window: Implement Design->Place&Route (double-click) (Place&Route tool will create .ncd file containing place&route information). 4. Create Library of Xilinx primitives for compilation in ModelSim. For this in Module View window select Target device item; in process view window open Design Entry Utilities ->Compile HDL Simulation Libraries, right-click it, left-click properties, set properties and choose SIMPRIM Simulation library only; double-click Compile HDL Simulation Libraries item, as a result additionally modelsim.ini file will be created for automation of project simulation in ModelSim. 5. Create time model of the project as a back-annotation from .ncd file. For this in Module View Window select the top module .vhd file; in Process View window Implement Design->Place&Route->Generate Pst-Place&Route Simulation Model (double-click) ( project_name_timesim.vhd containing structural project description and project_name_timesim.sdf containing time delay information will be created). Simulation: 6. For simulation open ModelSim. 7. Set you project directory current (File->Change Directory…) 8. Create work library (vlib work). 9. Compile project structural description file (vcom project_name _timesim.vhd). 10. Bind compiled module with .sdf file (Simulate->Simulate->SDF). 11. Ready for simulation. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 22 июля, 2005 Опубликовано 22 июля, 2005 · Жалоба Имеется поведенческая модель SDRAM-памяти (скачанная с сайта Micron) и сгенерированная ISE 6.3 timesim-модель той логики, что будет в ПЛИС. Суть проблемы: как выполнить совместное моделировани SDRAM + timesim-модель ПЛИС? При использовании поведенческой модели логики ПЛИС проблем не возникает. Пытаюсь делать всё как в примере SDRAM-контроллера, поставляемом вместе c ISE 6.3, но что-то лыжи не едут :). <{POST_SNAPBACK}> так ить лето вот и не едут - или у тебя водные - тада нужно как минимум озеро. а вообще хорошо бы излaгать свои проблемы поточнее. перво-на-перво на чём написат модуль на ПЛИСине? далее изложи что конкретно тебя не устраивает когда ты моделируешь и на что ругается моделсим? я когда-то писал своим колегам маленькое руководство по этому делу думаю оно тебе поможет (оно на английском - надеюсь - справишься -- если нет --- излагай что конкретно не работает) - в общем лови (этo для ВХДЛ, елси пишешь на верилог - расскажу как делать на верилоге -- особых различий нет): Application note. Creating Time Model for Simulation and Verification in Mentor Graphics ModelSim simulation environment using Xilinx ISE development tools. Creating post-place&route time model: 1. In ISE Project Navigator create a new project (File->New Project) with specification of the target device. 2. Attach behavioural description of synthesizable module (.vhd file) to the project (Project->Add Source). 3. Create post-place&rout model. In Process View window: Implement Design->Place&Route (double-click) (Place&Route tool will create .ncd file containing place&route information). 4. Create Library of Xilinx primitives for compilation in ModelSim. For this in Module View window select Target device item; in process view window open Design Entry Utilities ->Compile HDL Simulation Libraries, right-click it, left-click properties, set properties and choose SIMPRIM Simulation library only; double-click Compile HDL Simulation Libraries item, as a result additionally modelsim.ini file will be created for automation of project simulation in ModelSim. 5. Create time model of the project as a back-annotation from .ncd file. For this in Module View Window select the top module .vhd file; in Process View window Implement Design->Place&Route->Generate Pst-Place&Route Simulation Model (double-click) ( project_name_timesim.vhd containing structural project description and project_name_timesim.sdf containing time delay information will be created). Simulation: 6. For simulation open ModelSim. 7. Set you project directory current (File->Change Directory…) 8. Create work library (vlib work). 9. Compile project structural description file (vcom project_name _timesim.vhd). 10. Bind compiled module with .sdf file (Simulate->Simulate->SDF). 11. Ready for simulation. <{POST_SNAPBACK}> А подобного но под альдек у вас нет ? или все едино ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 22 июля, 2005 Опубликовано 22 июля, 2005 · Жалоба А подобного но под альдек у вас нет ? или все едино ? <{POST_SNAPBACK}> сорри des с Альдеком к сожалению никогда не работал - поэтому само-сабой ничего такого не писал :smile3046: , но принципы должны быть одинаковые: создание библиотеки примитивов целевого девайса, проведение back-annotation + создание sdf спецификации модели (это стандарт при бэк-аннотации) - ну а в Моделсиме оно работает так же. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 22 июля, 2005 Опубликовано 22 июля, 2005 · Жалоба А подобного но под альдек у вас нет ? или все едино ? <{POST_SNAPBACK}> сорри des с Альдеком к сожалению никогда не работал - поэтому само-сабой ничего такого не писал :smile3046: , но принципы должны быть одинаковые: создание библиотеки примитивов целевого девайса, проведение back-annotation + создание sdf спецификации модели (это стандарт при бэк-аннотации) - ну а в Моделсиме оно работает так же. <{POST_SNAPBACK}> понятно, проверим :) спасибо Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vincent Vega 0 26 июля, 2005 Опубликовано 26 июля, 2005 · Жалоба <{POST_SNAPBACK}> спасибо, за подробное объяснение но честно говоря, для меня более понятным является Ваш ответ в теме: http://forum.electronix.ru/index.php?showtopic=6641 кстати говоря, в дереве процессов ISE 6.3 нет пункта Design Entry Utilities ->Compile HDL Simulation Libraries Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 26 июля, 2005 Опубликовано 26 июля, 2005 · Жалоба спасибо, за подробное объяснение но честно говоря, для меня более понятным является Ваш ответ в теме: http://forum.electronix.ru/index.php?showtopic=6641 кстати говоря, в дереве процессов ISE 6.3 нет пункта Design Entry Utilities ->Compile HDL Simulation Libraries <{POST_SNAPBACK}> всегда пожалуйста "кстати говоря, в дереве процессов ISE 6.3 нет пункта Design Entry Utilities ->Compile HDL Simulation Libraries" сорри это надо было уточнить: в окне "XILINX Project Navigator" в верхнем левом подокне "Sources in Project" по умолчанию выбрана ветка с главным модулем проекта - прямо над ней есть название целевого устройства (например xc-2vpxx-xffxxxx) - нужно щёлкнуть по нему чтоб подсветилось синим!!! тогда содержание окошка под ним "Processes for source: xxxxxx" изменится и будет видно дерево: add existing source new source Design entry utilities ---Compile HDL Simulation Libraries ---HDL Converter далее по тексту <{POST_SNAPBACK}> кстати говоря, в дереве процессов ISE 6.3 нет пункта Design Entry Utilities ->Compile HDL Simulation Libraries <{POST_SNAPBACK}> а кстати говоря, в пункте 4 точно это и написато, но на англицком Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться